第11讲 Veilog数字电路设计II.pptVIP

9.4 乘累加器 在本节中，设计实现一个简单的乘累加器。 例9. 8 乘累加器的代码 module MAC(out,opa,opb,clk,clr); output[15:0] out; input[7:0] opa,opb; input clk,clr; wire[15:0] sum; reg[15:0] out; function[15:0] mult; //函数定义，mult完成乘法操作 input[7:0] opa,opb; reg[15:0] result; integer i; begin result = opa[0]? opb : 0; for(i= 1; i = 7; i = i+1) begin if(opa[i]==1) result=result+(opb(i-1)); end mult=result; end endfunction assign sum=mult(opa,opb)+out; always @(posedge clk or posedge clr) begin if(clr) out=0; else out=sum; end endmodule 例9.30 测试代码 timescale 1ns/1ns `include mac.v module mac_tp; reg[7:0] opa,opb;//测试输入信号用reg型变量 reg clr,clk; wire[15:0] out; //测试输出信号用wire型变量 parameter DELY = 100; MAC m1(out,opa,opb,clk,clr); always #(DELY) clk = ~clk; //产生时钟信号 initial begin clr=1;clk=0;opa=8d0; opb=8d0; #DELY clr=0;opa=8d1; opb=8d10; #DELY opa=8d2; opb=8d10; #DELY opa=8d3; opb=8d10; #DELY opa=8d4; opb=8d10; #DELY opa=8d5; opb=8d10; #DELY opa=8d6; opb=8d10; #DELY opa=8d7; opb=8d10; #DELY opa=8d8; opb=8d10; #DELY opa=8d9; opb=8d10; #DELY opa=8d10; opb=8d10; #DELY $finish; end initial $monitor ($time,,, clr=%b opa=%d opb=%d out=%d, clr,opa,opb,out); endmodule 9.4 奇数分频和小数分频 9.4.1 奇数分频 在实际中有时需要进行奇数次分频，并且还要得到占空比 为50%的方波波形，如果是偶数次分频，比较简单，只需要 进行2N次分频，在计数到N-1（从0开始计数），波形翻转， 就可以得到占空比为50%的方波波形。或者在最后一级加一 个2分频器也可实现。 奇数次分频采用下面的方法： 用两个计数器，一个由输入时钟的上升沿触发，另一个由 输入时钟的下降沿触发，最后将两个计数器的输出相或，即 可得到占空比为50%的方波波形。 例9.10 占空比为50%的奇数分频（模7） module count7(RESET,CLK,COUT); input CLK,RESET; output COUT; reg[2:0] m,n; wire COUT; reg COUT1,COUT2; assign COUT=COUT1|COUT2; always @(posedge CLK) begin if (!RESET) begin COUT1=0; m=0; end else if(RESET) begin if(m==6) begin m=0; end else m=m+1; if(m==2) COUT1=~COUT1; else if(m==5) COUT1=~COUT1; end end always @(negedge CLK) begin if (!RESET) begin COUT2=0; n=0; end else if(RESET) begin if(n==6) begin n=0; end else n=n+1; if(n==2) COUT2=~COUT2;