10GHz低相噪扩频时钟发生器设计与实现.docVIP

10GHz低相噪扩频时钟发生器的设计与实现 　　摘要：基于55 nm CMOS工艺设计并制造了一款小数分频锁相环低相噪10 GHz扩频时钟发生器（SSCG）. 该SSCG采用带有开关电容阵列的压控振荡器实现宽频和低增益，利用3阶MASHΔΣ调制技术对电路噪声整形降低带内噪声，使用三角波调制改变分频系数使扩频时钟达到5 000×10-6.测试结果表明：时钟发生器的中心工作频率为10 GHz，扩频模式下峰值降落达到16.46 dB；在1 MHz频偏处的相位噪声为-106.93 dBc/Hz.芯片面积为0.7 mm×0.7 mm，采用1.2 V的电源供电，核心电路功耗为17.4 mW. 　　关键词：扩频时钟发生器；锁相环；ΔΣ调制器；相位噪声 　　中图分类号：TN432， TN74 文献标识码：A 　　文章编号：1674-2974（2016）02-0109-06 　　当前，随着半导体工艺的不断发展，电子产品工作频率越来越高，高频信号的辐射也越来越强，芯片间的电磁干扰（EMI）变成了一个不容忽视的问题[1-2].在无线通信系统中，当数据处理与传输的速率达到Gbps的水平时，电路辐射产生的噪声大小直接决定了传输数据信号的优劣.为了抑制EMI对传输通道、设备及系统性能的影响，传统上使用金属屏蔽盒以及RCL无源器件的滤波来实现，但随着电路系统的复杂度和集成度不断提高，上述方法已很难达到目的，而基于锁相环的扩频时钟技术（SSCG）[3-7] 作为有效的低成本片内解决方案正在迅速发展中，它通过将信号能量扩展到一个较宽的范围内，有效地减小峰值和谐波的功率，从而从信号的源头减小了EMI，降低了系统产品的设计难度. 　　近年来，国内外提出了多种不同的扩频时钟电路抑制EMI.Hsieh等采用的VCO直接调制方式需要极大的滤波电容，会增加电路的功耗和面积[3]；Cheng等使用的多相时钟相位插入方式很难达到相位的良好匹配，会加大电路的设计难度[4]；Wong 和Caro等采用的调制方式引入的量化噪声大，对EMI的抑制能力不够，会恶化其相位噪声[5-6]. 　　目前对于SSCG的研究大多集中于6 GHz频率以下，而对于6 GHz以上的较少涉及.本文针对SSCG在频率、相位噪声等方面的问题，设计了一款10 GHz的超高频率低相噪扩频时钟发生器，其在1 MHz频偏处的相位噪声为-106.93 dBc/Hz，通过采用全数字电路的3阶MASHΔΣ调制器改善电路相位噪声，相比于其余的调制方式，实现简单，对EMI的抑制能力更强，且有较强的抗噪声能力. 　　1扩频时钟发生器电路设计 　　图1所示为本设计提出的扩频时钟发生器整体结构图，其中包括鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LPF）、压控振荡器（VCO）、多模分频器、ΔΣ调制器（DSM）及三角波发生器. 　　在锁相环中，低频噪声主要由PFD/CP决定，而高频噪声由VCO决定.为了获得低相噪的时钟发生器，VCO中采用了开关电容阵列技术把VCO的谐振频率范围分成若干个子频带[7]，子频带的选择可以保证VCO的电压增益（KVCO）较小，避免了过大的KVCO通过AM-FM噪声转化导致VCO相位噪声的恶化；使用可编程差分电荷泵结构来提高充放电电流的匹配，减小杂散，以及满足工艺偏差的变化；通过采用小数分频技术，保证电路在很高的参考频率下也能获得很高的频率精度.通过 DSM对分频器的分频系数进行调制，随着分频系数的改变，锁相环的输出频率随之改变，并获得具有一定频率宽度的时钟信号，完成扩频的过程.同时DSM也能对输出噪声整形，大幅改善时钟发生器的相位噪声. 　　1.1宽带VCO的设计 　　VCO设计的优劣直接决定整个时钟发生器的相位噪声性能，本设计采用了如图2所示的带开关电容阵列的宽带LC-VCO.晶体管M1和M2组成交叉耦合差分对管，作为负阻为LC谐振回路提供能量；LC频率调谐回路由片上螺旋差分电感、累积型MOS变容管和高Q值固定电容组成.VCO的振荡频率可表示为： 　　KVCO反映VCO输出频率对控制电压Vctrl的敏感程度，并且影响锁相环环路的增益和稳定性，以及相位噪声性能.由式（2）知：可变电容比直接影响VCO的电压增益，从而影响其调谐范围与相位噪声，但是VCO的调谐范围又与相位噪声相互矛盾.因此，为了使VCO兼具较低的相位噪声和较大的频率调谐范围，必须采用开关电容阵列来减小VCO的灵敏度.开关电容阵列中使用差分电容开关的方式来改善开关电容的Q值.为了进一步提高噪声性能，使用了具有高电源抑制比的LDO为VCO供电，加强其对电源噪声的抑制能力；为了抑制尾电流源噪声对相位噪声的影响，在共源点和地之间串入一个大的电容C2，同时利用电容C1和R1组成的低通网络滤除一部分基准电流镜像来的热噪声