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Formality在rtlgate等价性验证中应用 　　摘要：验证在整个设计流程中一直扮演着重要的角色。高效的验证对于提高产品的质量和缩短设计周期具有重要的意义。但是随着IC设计规模和复杂度的不断增加，如何保证验证的高覆盖率和减少验证的时间，已经成为IC设计的瓶颈。为此需要新的设计方法和EDA软件的支持。在这样一种背景下形式化验证技术显示出了许多优点。本文针对在使用新思公司的Formality工具进行rtl-gate的等价性验证中所遇到的一些问题给出一些解决方案，通过正确的使用这些方法减小了设计者在非设计问题上花费的时间，从而可以使设计者更快地发现设计上的问题。 　　 　　1. 引言 　　 　　 　　在现在的EDA设计方法中，Formality可以很好地取代传统的模拟工具去完成逆向验证。由于Formality在验证时不需要任何输入矢量，所以会带来两个显著的优点： 　　●更短的验证时间 　　●更完全的验证结果 　　它与静态时序分析工具结合在一起，可以在相当大的程度上改善数字电路的设计过程。 　　任何时候对一个电路设计进行了改动之后，都可以使用Formality来验证这种改动是否影响或者改变了该设计的逻辑功能。如果证实了改动后的设计和源设计是等价的之后，就可以把修改后的设计作为下一次验证时的“源设计”。由于结构相似的设计所需要的比较时间较短，这样也就节省了花费在验