同步时序逻辑电路方面设计.pdfVIP

6.3 同步时序逻辑电路设计 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑 问题的要求，设计出能实现给定逻辑功能的电路。 同步时序电路分析/设计的部分步骤比较: 分析步骤(部分) 设计步骤(部分) 逻辑电路图 逻辑电路图 激励方程 激励方程 状态方程 输出方程 状态方程(或激励表) 输出方程 状态(真值)表 状态真值表 状态图/时序图 时序图/状态图 1 同步时序电路设计的一般步骤 给定逻辑功能 原始状态图/表(符号化) 状态化简 状态编码→状态(真值)表 选触发器类型 修改 激励和输出方程 N 能自启动? Y 逻辑电路图 2 原始状态图/表的建立 根据给定的逻辑功能建立原始状态图和原始状态表 ①根据电路的输入条件和相应的输出要求,分别确定输入变量 和输出变量的含义和数目。 ②找出所有可能的状态(以符号表示) ，根据电路的工作过程 和规律确定状态之间的转换关系。 ③根据原始状态图建立原始状态表。 建立原始状态图没有统一的方法，但一般可以如下考虑： - 设立初始状态,然后从初始状态出发考虑在各种输入信号作用 下的状态转移和输出响应。 - 根据问题中要求记忆和区分的信息去考虑设立每一个状态。 一般说来，若在某个状态下输入信号后不能用已有状态表示 时，应增加一个新的状态。 3 状态化简 合并等价状态，消去多余状态的过程称为状态化简. 等价状态：在相同的输入下有相同的输出，并且它们的 次态相同或次态等价。 例： 原始状态表 最后简化的状态表 现态 次态/输出（S n+1/ Y） 现态 次态/输出（S n+1/ Y） （Sn ） A=0 A= 1 n e与g (S ) A=0 A= 1 a a / 0 b / 0 等价 a a / 0 b / 0 b c / 0 d / 0 d与f c a / 0 d / 0 等价 b c / 0 d / 0 d