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一种全数字半速率鉴相器的设计 　　摘 要： 鉴相器是高速时钟数据恢复环路的关键电路，其性能的优劣直接影响了整个系统的工作。通过系统分析，提出了一种全数字半速率鉴相器设计方案，按照全定制设计流程采用SMIC 0.18 μm CMOS混合信号工艺完成了电路的设计、仿真。结果表明该电路在2.5 Gb/s收发器电路中可以稳定可靠地工作。 　　关键词： CMOS电路； 鉴相器； 半速率结构； 混合信号 　　中图分类号： TN47?34 文献标识码： A 文章编号： 1004?373X（2014）09?0145?03 　　0 引 言 　　随着集成电路性能的不断提高和网络技术的日益发展，数据处理量和交换量越来越大，人们要求数据传输的速率越来越快，对通信带宽的要求也越来越高[1]。时钟数据恢复电路（Clock Data Recovery，CDR）在高速串行数据通信系统中具有不可或缺的作用，研究设计CDR电路对于通信系统的稳定可靠工作具有重要作用[2?3]；鉴相技术在调制和解调、频率合成、时钟数据恢复电路等很多领域应用极其广泛，传统的鉴相技术存在相位模糊、抗噪声不理想以及锁定时间长等问题[4?6]。 　　本文根据2.5 Gb/s高速时钟数据恢复电路的工作实际，通过对鉴相器的系统分析，设计了一种全数字、半速率，可以消除不定态的鉴相器设计方案，并采用全定制的数字设计，采用SMIC 0.18 μm CMOS工艺实现并基于spectre进行仿真，结果显示电路可以正常工作，符合预期要求。 　　1 电路结构分析 　　在高速时钟数据恢复电路中，鉴相器比较数据与时钟的相位误差，产生超前脉冲或滞后脉冲的二值输出，其经典结构很多[7?8]。时钟数据恢复电路是一个相位反馈控制系统，由于误差控制信号是离散的数字信号而不是模拟电压，因而受控的输出相位的调整是离散的而不是连续的。全数字环通常按照环路中鉴相器的实现方式来分类，可分为四类：触发器型、奈奎斯特型、过零检测型和超前滞后型。因此采用超前滞后取样型鉴相器，为消除由于噪声影响带来的信号波动产生的误差，鉴相器利用带流水线输出的Mealy型状态机产生超前滞后脉冲，可以消除误差信号的不定态，提高电路性能。 　　相位反馈控制环路在锁定状态下仍有一定的稳态误差，只要该误差量小于摆动的最大可能值即可，假定相位调整的步长为[Δ。]为了保证恢复后数据的稳定，要求时钟信号采样在输入数据信号的数据眼图中心附近。通过分析全数字环中输入数据与同步时钟的相位关系来分析鉴相器的设计。 　　假定输入数据的位速率是常数[1T]（[T]是数据周期），以其周期相位[（2πT）kT=2πk]（[k]取正整数）作为参考来表示输入数据与同步时钟的相位。全数字时钟数据恢复电路的相位模型如图1所示。 　　 　　图1 全数字时钟数据恢复电路的相位模型 　　为分析方便，以均匀变换的数字脉冲序列作为输入信号。假设输入数据为0101……这样的交替序列，则其第[k]个数据的相位为： 　　[βik=2πk+θik] （1） 　　式中[θik]是以数据信号的周期相位为参考的瞬时相位。 　　对于同步时钟信号，其第[k]个时钟脉冲的上升沿相位为： 　　[βok=2πk+θok] （2） 　　式中：[θok]也是以数据信号的周期相位为参考的瞬时相位。 　　由此可得环路的相位差为： 　　[θek=θik-θok] （3） 　　在若干个周期内，环路对同步时钟信号的相位调整依[θek]的正、负而增加或减少[Δ]弧度。从鉴相器到相位选择控制信号作用下相位的调整过程，可以看作是对相位差的一种简单量化过程，量化关系为： 　　当[θik-θok0]时，[Q[θek]=+1] 　　当[θik-θok0]时，[Q[θek]=-1] 　　用[D?]代表滤波器对量化结果的运算，当出现[N]（[N]为正整数）个[Q[θek]=+1，]滤波器输出一个+1；当出现[N]个[Q[θek]=-1，]滤波器输出一个-1。即： 　　当[θik-θok0]时，[DQ[θek+N]=+1] 　　当[θik-θok0]时，[DQ[θek+N]=-1] 　　这样环路的相位方程为：[θok+N+1=θok+N+Δ?DQ[θek+N]] （4） 　　初始条件是：[θo0=0。] 　　即： 　　[ θek+N+1-θek+N+Δ?DQ[θek+N]=θik+N+1-θik+N] （5） 　　初始条件是：[θe0=θi0-θo0=θi0。] 　　当输入数据与同步时钟信号速率相同，存在起始相差[θ，]即[θi0=θ，]那么： 　　[θek=θik-θok=θ-θok] 　　根据式（4）有环路输出的相位： 　　[θok+N+1=θok+N+Δ?DQθ-θok+N] （