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2006-11 S3C44B0X时钟电源管理器功能及应用开发 曹 晨 雷振达 内容提要 S3C44B0X时钟电源管理器概述 S3C44B0X时钟发生器 S3C44B0X电源管理器的功能 S3C44B0X时钟电源管理器概述 时钟发生器 产生CPU和外设所需要的时钟信号 输入 晶体(6-20MHz) 外部时钟(1-66MHz) 输出 PLL输出 直接输出外部时钟 S3C44B0X时钟电源管理器概述（续） 电源管理器 提供5种电源管理方案,以保持最佳的功耗 正常模式 低速模式 空闲模式 停止模式 LCD的SL空闲模式 时钟发生器框图 相关管脚 时钟源的选择 OM[3:2]的采样时间是在nRESET信号的上升沿. 直到用户向PLLCON寄存器中写入有效的设置后PLL的输出才作为MCLK,否则外部时钟信号直接作为MCLK使用 PLL(锁相环) 是用于根据输入时钟在频率和相位上产生同步的输出信号的电路 为什么要使用PLL? 常用的晶体振荡器无法满足电子业日新月异的发展和要求 其频率值是单一的，最多只能在很小的频段内进行微调 PLL优缺点 优点：结构简单，输出频率纯度高，易于得到大量的离散频率 缺点：瞬时频率稳定度较差，频率转换时间较长 PLL原理图 PLL原理 鉴相器 检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成电压信号输出 回环滤波器 是一个低通滤波器,为了避免VCO过载,将鉴相器输出的高频部分和噪声滤掉,输出一个电压来控制VCO改变频率 压控振荡器 根据输入的电压调整产生的频率并向输入信号的频率靠拢，直至消除频差而锁定 S3C44B0X的PLL 增加了3个分频器P、M和S PUMP(充电泵),对鉴相器的输出信号转换成相应的充电电压 PLL输出的时钟频率 PLL的通用条件 参考电路 时钟控制逻辑 选择时钟-PLL输出时钟或直接使用外部时钟 在PLL输出时钟频率改变时,在输出稳定之前禁止输出 在上电复位和从power-down模式中唤醒的时候也起作用 PLL锁定时间 PLL输出稳定所需时间(208us) tlock=(1/fin)*n n=LTIMECNT的值 这个值在以下情况由内部逻辑自动插入锁定时间计数寄存器(lock time count register) 重启(nRESET) 从STOP模式唤醒 从SL_IDLE模式唤醒 电源管理 功能：通过软件设置来控制系统时钟，以降低功耗 相关部件 PLL 时钟控制逻辑 外设的时钟控制 Wake-up信号 模式：5种 正常模式（NORMAL） 基本模块正常工作 CPU Core Bus Controller Memory Controller Interrupt Controller Power Management block 外设正常工作，但可通过软件设置关闭指定外设的时钟（Clock Control Register－CLKCON） 空闲模式（IDLE） 停止向CPU Core提供时钟 Bus Controller、Memory Controller、Interrupt Controller、Power Management block仍有时钟 进入方式：设置IDLE_BIT=1，有一些的延时 退出方式： EINT[7:0]、RTC告警中断或其他中断 停止模式（STOP） 功耗最低，所有模块被停止 进入方式：在正常模式或低速模式下设置STOP_BIT=1 有一定的延时 延迟时间=16个外时钟周期 如果在低速模式可直接进入 退出方式： 外部中断或RTC告警中断； 不能直接返回正常模式，要先进入解冻(THAW)模式，直到向CLKCON写入有效的值 停止模式（续1） 停止模式（续2） DRAM必须处在自刷新状态(Self-Refresh)，以保持数据 LCD要停止显示，否则系统会挂起 所有的端口要配置好，以减少功耗（如：PCONG） 在进入停止模式时必须经过PLL打开的低速模式 在进入停止模式的最后三个时钟周期不响应唤醒请求 在进入停止模式时，MCLK的频率必须比Fin的2.5倍高 在使用电平触发的EINT模式时，进入停止模式时，不能有电平触发的EINT唤醒信号，否则，取消进入停止模式 LCD的SL空闲模式（SL_IDLE） 基本模块中除了LCD控制器都停止 功耗比空闲模式低 进入方式：只能从关闭PLL的低速模式进入，设置SL_ILDE=1 DRAM必须处在自刷新状态 退出方式：EINT或RTC告警中断，返回低速模式 SL_IDLE（续） 低速模式（SLOW） 降低频率以减少功耗，还可以关闭PLL以去掉PLL自身的功耗 输出时钟由外时钟分频得到，分频由CLKSLOW中的SLOW_VAL决定。 进入方式：正常模式下设置SLOW_B