第六章COMBINATIONALLOGICDESIGNPRACTICES(2011)—part1——廖昌俊.pptVIP

数字逻辑设计及应用 电子科技大学 廖昌俊2011 * Chapter 6 Combinational Logic Design Practices(组合逻辑设计实践) Documentation Standard and Circuit Timing (文档标准和电路定时) Commonly Used MSI Combinational Logic Device (常用的中规模组合逻辑器件) * 第5,6章教学大纲要求 重点学习掌握：学习利用基本的逻辑门完成规定的组合逻辑电路的设计任务：如译码器、编码器、多路选择器、多路分配器、异或门、比较器、全加器。学习利用基本的逻辑门和已有的中规模集成电路（MSI）逻辑器件如译码器、编码器、多路选择器、多路分配器、异或门、比较器、全加器、三态器件等作为设计的基本元素完成更为复杂的组合逻辑电路设计的方法。 * 6.1 Documentation Standard(文档标准) Structure Thinking (结构化的理念) Specification: Description of Interface and Function (说明书：接口及功能描述) Block Diagram: System’s Major Function Module and their Basic Interconnections (方框图 ：主要功能模块及其互联 图6-1) Schematic Diagram [原理图 （ 图6-17）] * 6.1 Documentation Standard(文档标准) Timing Diagram [定时图 （图6-19）] Structure Logic Device Description (结构化逻辑器件描述) Circuit Description : Explains how the circuit works internally. (电路描述：解释电路内部如何工作) * Gate Symbols (门的符号) ≥1 1 * Signal Name and Active Levels (信号名和有效电平) Name a Signal (信号的命名) An Active Level Associated with a Signal (与信号相关的有效电平) Active High （高电平有效） Active Low （低电平有效） Asserted (有效） Deasserted（无效） Negated（取消） * An Inversion Bubble to Indicate an Active-Low Pin (有反相圈的引脚 表示低电平有效) Given Logic Function as Occurring inside that symbolic outline. (给定逻辑功能只在符号框的内部发生) READY REQUEST GO READY_L REQUEST_L GO_L Signal Name and Active Levels (信号名和有效电平) * Equivalent Gate Symbols underthe Generalized Demorgan’s Theorem [等效门符号（摩根定理）] Inverter (反相器) Buffer (缓冲器) * Bubble-to-Bubble Logic Design(“圈到圈”的逻辑设计) Figure 6-11 * schematic diagram(电路原理图) * 6.2 Circuit Timing (电路定时) Propagation Delay (传播延迟) —— A Signal Path as the Time that it takes for a Change at the Input to Produce a Change at the Output of the Path (信号通路输入端的变化引起输出端变化所需的时间) tpHL and tpLH