第3 课 FIR 数字滤波器设计.docxVIP

HYPERLINK /search/?keyword=FIRsearchselect=article \t _blank FIR HYPERLINK /search/?keyword=滤波器searchselect=article \t _blank 滤波器 ????????? 应用 Matlab/DSP Builder可以对多种类型的电子线路模块和系统进行建模、仿真和硬件 实现。使用Matlab/DSP Builder进行 DSP 开发可以快速、高效地完成从算法模型的验证到硬 件实现的完整的流程。最终在 FPGA 中的硬件实现可以独立地成为一个功能模块，也可以成为 SOPC 系统的一个组成部分， 成为 Nios II嵌入式系统的自定制指令或者硬件加速模块。FIR（Finite Impulse Response，有限冲激响应）滤波器在数字通信系统中有广泛的应用，如低通滤波、通带选择、抗混叠、抽取和内插等。DSP Builder 中 FIR 滤波器可以使用 FIR的 Megacore，即 FIR 的 IP 来设计，也可以使用模块来自己构建，重点介绍基于 FIR 的 IP来设计 FIR 滤波器的方法。 5.4.1 FIR 滤波器原理 ???????? 在这个滤波器中，存在 3 个延时单元，4 个乘法器，一个 4 输入的加法器。如果采用数字信号处理器，如 TI或 AD公司的 DSP Processor来实现，只能用串行的方式顺序地执行延时、乘加操作，要用多个指令周期才能完成。采用 FPGA 来实现，则是并行的运算，在一个时钟周期就能得到 FIR 滤波器的输出。 5.4.2 16阶 FIR 滤波器的设计 ??????? 对于直接 I 型的 16 阶或更高阶的 FIR 滤波器通常低阶的滤波器节进行级联而构成。这里设计一个 4 阶 FIR 滤波器节，然后通过将其级联来构成 16 阶的 FIR 滤波器。直接 I 型 4 阶 FIR 滤波器节的结构如图 5-43 所示，可以看到，其结构相对于上图的 3 阶 FIR 滤波器是在输入信号插入了一个延时单元，从而将 3 阶滤波器编程 4 阶的，但 h(0)的值为 0。将 h(0) 的值设成零，目的是为了在组成高阶的 FIR 滤波器时，进行滤波器节的级联。 ?????? 由于浮点小数在 FPGA 中实现比较困难，需要很多的资源。这里采用定点计算，为了省去小数点定标，使用整数运算来实现，如同 5.2 节正弦波发生器的情况一样，正弦查找表存储的是整数值。 ??????? 为了使滤波器参数可变，将 FIR 滤波器系数 h(1)、h(2)、h(3)和 h(4)也作为输入端口。图 5-44 为直接 I 型4 阶FIR 滤波器在 Simulink中的模型。 图 5-44 中的各模块的参数设置如下： xn、h1、h2、h3、h4 模块：Altbus 库：Altera DSP Builder中的 IO Bus子库 Bus Type：Signed Integer Node Type：Input Port Number of bits：9 yn 模块：Altbus 库：Altera DSP Builder中的 IO Bus子库 Bus Type：Signed Integer Node Type：Output Port Number of bits：20 xn4 模块：Altbus 库：Altera DSP Builder中的 IO Bus子库 Bus Type：Signed Integer Node Type：Output Port Number of bits：9 Parallel Adder Subtractor模块：Parallel Adder Subtractor 库：Altera DSP Builder中的 Arithmetic 子库 Add(+)Sub(-)：++++ Pipeline：选中 Clock Phase Selection：1 Delay、Delay1、Delay2 和 Delay3 模块：Delay 库：Altera DSP Builder中的 Storage 子库 Depth：1 Clock Phase Selection：1 Product、Product1、Product2和 Product3 模块：Product 库：Altera DSP Builder中的 Storage 子库 Pipeline：0 Clock Phase Selection：1 Use LPM：不选中 利用直接I型4阶的FIR滤波器节可以方便地构成4×n阶的直接I型FIR滤波器 （h （0）=0） 。这里利用 4 个4 阶直