基于FPGA的频率计设计开题报告书.docVIP

毕业设计（论文）开题报告 题 目： 基于FPGA的频率计设计 学 院： 专 业： 学生姓名： 指导教师： 研究的现状及其意义 近年来,在现代电子系统设计领域中,电子设计自动化已成为重要的设计手段。简单的搭建电路已经不适应大规模电路设计要求。EDA的可编写程序设计硬件电路设计，可重复下载的优势非常明显。这样做既可节省时间又能避免不必要的资源浪费。数字频率计的设计,其功能是实现信号的频率、周期、占空比以及脉宽等指标的测量，在电子测量、航海、探测、军事等众多领域的应用范围广泛。 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。 因此，数字频率计是应用很广泛的。另外，通过此次的设计，可以提高自己的动手能力 二、研究目标和研究内容 研究目标：了解FPGA和数字频率计的基本原理，深入分析其原理，和熟悉FPGA设计软件的使用。之后进行VHDL代码的编写。最终实现对0.1HZ-50MHZ信号的等精度测量。完成信号为方波，正弦波，幅度为0.5-5V,脉冲宽度不小于100us,测量误差不大于1%的基于FPGA数字频率计设计。 研究内容： 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为 1S。闸门时间可以根据需要取值，大于或小于1S都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取 1S作为闸门时间。数字频率计的关键组成部分包括测频控制信号发生器，计数器，锁存器，译码驱动电路和显示电路。  数字频率计的功能,设计采用 EDA 技术，完成功能模块的划分，利用测频法的原理和 VHDL 语言，分别用VHDL 语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，采用自顶向下的设计方法，实现了 1Hz～10kHz 测量范围的的数字频率计，并在软件平台下分别对设计项目、各个模块以及顶层模块进行仿真分析。 三、研究的基本思路和方法、技术路线、实验方案及可行性分析 基本思路和方法： 根据频率定义，测量1 s内被测信号经过的周期数即为该信号的频率。因此，本设计应主要解决三个问题：产生一个标准的时钟信号作为闸门信号；在闸门信号有效时间范围内对输入的信号进行计数；对所得的数据进行处理，并将其显示。 针对上述问题，可以通过以下方法解决：依靠脉冲发生器产生的标准时钟信号 ，产生1s的闸门信号，当测频控制信号发生器电路产生的1s 的闸门信号为有效电平状态时，开始计算被测信号的周期数，当闸门信号回到无效电平状态时 其值即为所求频率，将得到的结果保存到锁存器并转换成相应的能够在七段数码显示管上可以显示的十进制结果。这样，在数码显示管上便能看到计数结果。 运用自顶向下的设计思想, 编程时分别对控制、计数、锁存、译码等电路模块进行VHDL文本描述 ,使每个电路模块以及器件都以文本的形式出现 ,然后通过编译、波形分析、仿真、调试来完善每个器件的功能。单个器件制作完成后 , 然后将它们生成库文件 ,并产生相应的符号 ,最后用语言将各个已生成库文件的器件的各个端口连接在一起 ,从而形成了系统主电路的软件结构。在上述工作的基础上 ,再进行波形分析、仿真调试便完成整个软件设计。 脉冲形成电路闸门电路计数译码器 脉冲形成电路 闸门电路 计数译码器 门控电路 时基信号发生器 可行性分析： FPGA的结构灵活，其逻辑单元、能满足各种设计需求，其速度快、功耗低，通用性强，特别适用于复杂系统的设计。并且利用 VHDL 工业标准硬件描述语言, 采用自顶向下( Top to Down)和基于库( Library- based)的设计, 设计者不但可以不必了解硬件结构设计, 而且将使系统大大简化, 提高整体的性能和可靠性，因此该设计比较容易实现。 四、研究计划及进度安排 顺序 阶段日期 计 划 完 成 内 容 备注 1 查询FPGA的相关信息及资料 2 完成开题报告的书写 3 整理课题相关信息构建论文支架 4 学习掌握FPGA的设计软件 5 系统仿真 6 对数据进行有效分析 7 完成论文书写 8 论文答辩 五、参考文献 [1] HYPERLINK /ndoasp/webdetail.asp?id