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基于FPGA接口芯片逻辑设计及仿真 　　摘 要：FPGA有丰富的I/O资源和触发器，故将其用作接口和总线控制。我们对8255A芯片的工作时序和功能模块进行分析，进而用Verilog设计各个模块的时序逻辑和功能代码，连接外围电路，进行仿真和验证，实现芯片功能。?? 　　关键词：8255A；现场可编程门阵列；仿真?? 　　中图分类号：TP391.9 文献标识码：A 文章编号：1672-7800（2011）10-0045-02?お? 　　?? 　　作者简介：张皓月（1985-），男，湖北十堰人，中南民族大学计算机学院硕士研究生，研究方向为嵌入式系统设计；朱顺安（1988-），男，湖北襄阳人，中南民族大学计算机学院硕士研究生，研究方向为嵌入式系统设计；周佳（1986-），男，湖北天门人，中南民族大学计算机学院硕士研究生，研究方向为网络仿真。 　　 　　 　　1 8255A内部结构?? 　　 8255A具有24个可编程设置的I/O口，即3组8位的I/O为PA、PB和PC。它们又可分为两组12位的I/O，A组包括A口及C口(高4位，PC4-PC7)，B组包括B口及C口(低4位，PC0-PC3)。操作模式由控制寄存器的控制字决定。?? 　　 如图1，我们将8255A划分成8个模块，分别是数据总线缓冲器、读写控制逻辑、A组控制、B组控制、PA口、PB口、PC高位和PC低位。?? 　　?? 　　2 基于FPGA的模块功能描述和实现?? 　　2.1 读写控制逻辑?? 　　 读写控制逻辑根据输入信号的控制，输出对整个8255A的控制信号。?? 　　（1）A1A0的控制信号如表1所示，说明如下：?? 　　A1A0=00时选中PA；A1A0=01时选中PB；?? 　　A1A0=10时选中PC；A1A0=11时选中CTRL。?? 　　 （2）WR、RD组成的读写信号?? 　　 WR=1，RD=0时，表示写数据；?? 　　 WR=0，RD=1时，表示读数据。?? 　　（3）对数据总线缓冲器的控制信号?? 　　 当{A,CS,D,reset,WR}==6b110100，表示对读写控制逻辑的寄存器进行操作，即CTRL=D_inbuf；此时根据CTRL[ ]寄存的数据来产生对其他口的控制逻辑。?? 　　（4）对PA的控制?? 　　 如图2所示是RTL级电路图， PA输入或输出由CTRL[4]控制，PA的方式由CTRL[6∶5]控制。?? 　　 　　（5）对PB的控制?? 　　 与PA类似，只是CTRL[6∶4]，PA分别换成CTRL[2∶1]，PB；并且CTRL[4]换成CTRL[1]。?? 　　（6）对PC的控制?? 　　 当RESET=0， CTRL[7]＝1时，CTRL[3]和CTRL[0]分别控制PC[7∶4]和PC[3∶0]的输入或输出，即CTRL[ ]=0表示输出，CTRL[ ]=1表示输入。?? 　　 读写操作的部分代码如下：?? 　　always @(WR,reset,A,CS,D)?? 　　 begin?? 　　 if({A,CS,D[7],reset,WR}==6b110100)?? 　　 begin?? 　　 CTRL=D;?? 　　 end?? 　　 if(reset==1b1)?? 　　 begin?? 　　 CTRL=8h00;?? 　　 end?? 　　 end?? 　　2. 2 A口?? 　　 A组有3种方式（0方式、1方式、2方式），由CTRL[6∶5]控制，传输方向由CTRL[4]控制。关于PA的部分代码如下：?? 　　always @(PAtemp1,PA,reset,A,CTRL)?? 　　 begin:?? 　　 casex({reset,A,CTRL[7∶4]})?? 　　 7b0001000:?? 　　 begin?? 　　 PAtemp2=PAtemp1;?? 　　 disable block3;?? 　　 end?? 　　 7b0001001:?? 　　 begin?? 　　 PAtemp2=PA;?? 　　 disable block3;?? 　　 end?? 　　 endcase?? 　　 end?? 　　2.3 B口?? 　　 依2.3所述与A口类似，故不赘述。?? 　　2.4 C口?? 　　 C口的作用与8255A的工作方式有关，部分代码如下：?? 　　casex({WR,A,CTRL[7],CTRL[6∶5],reset,CS,PCdir[7],?? 　　 D[3∶0]})?? 　　 13b0111000011111:?? 　　 begin?? 　　 PCtemp2[7