基于FPGA直接序列扩频发射机设计与实现.docVIP

基于FPGA直接序列扩频发射机设计与实现 　　摘 要 扩频通信是将要进行传播的信息进行相应的调节与发送，通过相同的PN码再进行数据的处理与还原，从而实现数据传播的手段。而直接序列扩频，便是扩频通信中一种。其简单、便捷，所以被广泛的应用。本文便基于FPGA来进行直接序列扩频发射机的设计。 　　【关键词】FPGA平台 直接序列扩频发射机 设计与实现 　　信息的传播使人们得以进化与发展的重要因素，现代社会更是一个信息化的社会，所以信息的传播也就更显得重要。直接序列扩频是信息发射、传播与接收的简单、便捷的方式。那么，直接序列扩频发射机的设计，也就是非常有必要的了，直接序列扩频发射机的设计有利于人们对于信息数据的传播、使用，使得现代化社会能够更好的向前推进。 　　1 基于FPGA的直接序列扩频发射机的设计简述 　　众所周知，现代是一个信息化快速发展的社会，掌握信息传播与接收的核心技术，对于国家信息化的发展是有着极为重要的作用，这能够使得国家在现代化的进程中占有绝对的优势。信息传播与接收系统及装置的设计，是一个较为复杂及困难的过程，其在设计中通常会出现各种的问题及异常情况，而对于这些问题及异常情况的检查与修改，也是较为复杂的。本文基于FPGA平台来进行直接扩频发射机的设计，具体的设计方案如下：设计平台为FPGA，设计的工具选择为Max-plusii，设计的顶层我们选用图形的方式。在设计中会涉及到多个模块，为了是各模块能够更好的进行相互的衔接与使用，我们通过VERILONG HDL来实现。需要进行传播的信息是该设计所必不可少的内容，对于这种信息的读取方式采用rom，同时选用（2、1、7）的编码作为卷积码。因为本设计涉及到多个的模块，所以，在这里进行简单的说明，具体的模块设计与实现，在下文中我们再来进行详细的解说。扩频模块中我们使用的KASAMI长度是249，选用7BIT与3BIT分别作为内插、极性变换模块，其中输出所采用的是fir16阶的滤波器。在本设计中，详细的进行了相应的仿真以及整体的系统方框。在基于FPGA所设计的直接序列扩频发射机的试验中，并没有出现毛刺等问题，同时该设计具有较高的稳定性，而且精度是非常好的。本文中所设计的直接序列扩频发射机的简要概况，已进行简单的描述，接下来将进行相应的模块设计，以及整体的联调及试验。 　　2 算法设计与仿真 　　直接序列扩频发射机，是信息通过直接序列扩频发射的重要工具，为了实现信息通过直接序列扩频发射，本文基于FPGA来进行直接序列扩频发射机的设计。 　　2.1 模块划分与功能 　　整个系统的模块主要由时钟模块、待发射模块、信道编码模块、直接序列扩频模块、极性变化与内插模块等组成。其中时钟模块主要进行各模块信号的提供，待发射模块进行rom中存储数据的读取，并进行时钟信息的接收，信道编码模块主要进行信息数据的编码，直接序列模块进行信息的调制，极性变化与内插模块最终完成信号的处理，其主要方式是进行0、1和对应的111、001之间的相互变化，并大幅的提高比特率，使得信息在编制当中的错误大幅的降低，从而保证了信息传播的准确性与正确性。 　　2.2 时钟的设计 　　时钟的设计将用到16.32、2.04兆赫兹与8、4千赫兹，而对于外部时钟则使用32.64兆赫兹，因为该模块中涉及到了249分频，这直接的影响到了外部的时钟。为了保证时钟模块的设计，对于外部的时钟本设计中使用了双倍频，其数值为36.2兆赫兹，该时钟提供所需的所有频率分频，其频率均与其他模块相对应，以实现各模块的相互协调。 　　2.3 待发射模块设计 　　该模块使用LPM_ROM生成的MIF（MEMORY INITIALIZATION）文件，来实现待发射模块的设计，以及更好的联动与其它模块。 　　2.4 卷积模块的设计 　　在上文中我们提到了（2、1、7）的编码作为卷积码，在卷积模块的设计中，通过该卷积码与相对应的存储单元，来极性多项式的产生。其所产生的多项式为（129，169），相对应的表达式即为Y1=input^rey1^rey3^rey4^rey6，其中，Y2=input^rey3^rey4^rey5^rey6. 　　此外，该模块并串的转换的标志是temp，而以y[0]或者y[1]来进行信号的输出，当该数值非别为1、0时，s值将非别与y[1]与y[0]相互对应，并且初始化通过该值得以实现。 　　2.5 直接序列扩频模块 　　该模块是整个系统设计的关键，为了保证没有毛刺，并实现各模块的相互协调性，使用了255为单位循环的PN码，并且所适应的计数器为8BIT，这样保证了每次运算都是新的信码，并且保证了在周期中部以127为计数器。这样的机制是可以保证PN码与信码对其的同时消除了毛刺的出现，并且联调各个模块。