实验六 加法、选择器、数据分配器.docVIP

PAGE 1 PAGE 2 实验五 半加器、全加器及选择器、分配器 一、实验目的 1. 掌握半加器、全加器及数据选择器、分配器工作原理 2. 掌握数据选择器、分配器扩展方法。 3. 熟悉常用半加器、全加器及数据选择器、分配器、的管脚排列和逻辑功能。 4. 学会分析逻辑电路的逻辑方法。 二、实验器材 1. 数字实验箱 1台 2. 集成电路：74LS00、74LS86、74LS183、74LS151、74LS138、各1片 三、预习要求 1．复习半加器、全加器，数据选择器、数据分配器的工作原理和特点。 2．了解本实验中所用集成电路的逻辑功能和使用方法。 表4.1 表4.1 半加器真值表 A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 四、实验原理和电路 （一）加法器 加法器电路分为半加器和全加器两种。半加器在运算时不考虑前位的进位；全加器则考虑前位的进位。因此，全加器在电路的实现上也较复杂些。 1．半加器 图4.1 半加器逻辑电路（b）用异或门和与非门组成（a 图4.1 半加器逻辑电路 （b）用异或门和与非门组成 （a）用与非门组成 ① 半加器的逻辑式： ．．．．．．．．．．① 若只用用“与非门”来实现，则为： ．．．② 注：②式中的S 也可表为：，仍是与非表达式且更简单。但以②式组成的电路，在求和S电路中，同时生成进位信号 ，可节省单独生成进位C的门。 所以实用中常使用②式的逻辑电路。 ③ 半加器逻辑电路： 从逻辑表达式可看出，半加器可由非门、与门 、与非门、或门、异或门等门电路组合而成。用与非门74LS00及异或门74LS86实现半加器逻辑功能的电路如图4.1所示。 图4.2 由门电路组成的全加器逻辑电路2．全加器 图4.2 由门电路组成的全加器逻辑电路 ① 全加器的真值表见表4.2 。 ② 全加器的逻辑式： ③ 由门电路组成的全加器电路 用上述两个半加器可组成全加器，其逻辑电路如图4.2所示。 表4.2 全加器的真值表 表4.2 全加器的真值表 输 入 输 出 Ai Bi Ci Si Ci+1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 图4.4单刀多位开关式多路选择器图4.3 集成双全加器74LS183 引脚排列图集成电路74LS183内部包含两个相同的全加器电路。其管脚排列和逻辑功能表分别见图4.3和表4 图4.4单刀多位开关式多路选择器 图4.3 集成双全加器74LS183 引脚排列图 （二）数据选择器 数据选择器又叫多路开关，其基本功能相当于“单刀多位开关”，如图4.4 所示。图中D0~D7是数据输入端，Y是数据输出端，A、B、C是地址代码端，S是使能端（或称选通端）。当使能端有效时，由C、B、A的取值组合选择输出端Y与哪一路输入信号Di接通（图中C、B、A取值组合为010，对应D2与Y接通）。当使能端无效时，输出Y与“空”输入端接通，输出为恒定的低电平或高阻（与集成电路结构有关）。集成数据选择器的功能与上述多位开关相同，也是从多路输入的数字信号中任选一路输出，有“四选一”、“八选一”、“十六选一”等多种类型。 图4.5 数据选择器应用举例变并行码为串行码数据选择器的应用很广，除了用于多路数据选择之外，还可用于实现各种组合逻辑函数、将并行数据变成串行数据、组成数码比较器等。例如在计算机数字控制装置和数字通讯系统中，往往要求将并行形式的数据转换成串行 图4.5 数据选择器应用举例 变并行码为串行码 （三）数据分配器 (a)数据分配器工作原理(b) 74LS138用作数据分配器图4.6 数据分配器原理与电路 数据分配器的功能是由地址代码在多个输出端中选择一个，将数字信号由一个输入端D向被选中的输出端Yi进行传送。数据分配器的逻辑功能也相当于一个单刀多位开关，如图4.6（a）所示，但与数据选择器相反，它只有一个输入端，而有多个输出端。它的电路结构类似于译码器（有多个可选择输出端），不同之处是多了一个数据输入端。实用中可以利用译码器充当数据分配器。例如，用2-4线译码器充当四路数据分配器，3-8线译码器充当八路数据分配器等等。这时，译码器的使能端充当数据输入端，译码器的译码输出端充当数据分配器的数据输出端。译码器的代码输入端输入地址代码，选择有效的输出端。图4.6（b）所示为使用3-8线译码器74LS138充当数据分配器的电路，由前述74LS138的特性可知，当高电平使能端G1=1时， 如果低电平使能端 =1，这时译码器不工作，各路译码输出Yi （i是输出端的号数）都是高电平；若 =0，则由C、B、A的取值组合决定某一个Yi 端为低电平，该Y