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基于PCM混合主存系统 　　摘要：处理器和存储器之间的性能差异日益增大，但传统的DRAM器件的集成度已经接近极限，能源消耗问题也已然成为瓶颈，如何设计稳定且有效的存储架构解决存储墙问题已成为学术界热议的话题。近年来，具有代表性的非易失性存储器-相变存储器（phase change memory， PCM），凭借其低功耗、大容量、可按字节寻址等特性，逐渐成为内存系统中颇具潜力的DRAM替代品。这篇文章重点讨论了基于PCM构建的多种混合主存结构。 　　关键词：相变存储器 非易失性 内存系统 主存结构 写优化 磨损均衡 　　中图分类号：TP333 文献标识码：A 文章编号：1007-9416（2015）02-0000-00 　　1 引言 　　近年来出现的相变存储器（phase change memory）以其低能耗、高集成度、非易失性、可字节寻址等特性，成为存储器领域研究人员的“新宠”。表1列举了PCM和几种主流存储器件的主要参数。表1中，DRAM是易失性的，其他三种都是非易失性存储器。从表中可以看出：（1）PCM有着和NAND Flash差不多的高密度，这意味着在同样大小的芯片区域内可以拥有更大的主存空间。（2）PCM的读能耗远低于DRAM。（3）PCM的耐久性虽有限，但比NAND flash要高出不少。 　　2 基于PCM构建的主存结构 　　近些年来，学术界出现的主流的混合结构主要有PDRAM[1]、DRAM Buffer[2]、层次混合内存（hierarchical hybrid memory）[3]，还有在这两者的基础上衍生出来的其他的混合方案。无论是何种方案，其最终目的只有一个：尽可能发挥PCM和DRAM各自的优势，组建更高效的存储系统。 　　2.1 PDRAM[1] 　　这种混合结构由PCM和DRAM构成，将PCM及DRAM进行统一线性编址，二者地位同等，充分发挥了PCM在读数据和存储数据方面低功耗、非易失性和DRAM在写数据时低功耗和超长的写寿命的特性。在操作系统层面，记录内存页的写频率，对于超过写次数阀值的页面，将其与空闲页面进行交换，从而达到磨损均衡的目的。如图1 所示。 　　在这种混合主存结构下，如何分配流向内存的数据，将极大程度上决定PCM的寿命以及整个内存系统的能耗。PDRAM通过判断数据的读写行为来分配存储空间。对于写频率高的数据，将其放在DRAM上；否则，将其放在PCM上。该混合内存结构由于需要维护页面映射表，同时也需要对超过写次数阀值的页面进行页面交换，因此具有较大的存储开销和页面交换开销。 　　2.2 DRAM Buffer[2] 　　DRAM Buffer是一种用DRAM作PCM的缓存的混合主存结构，结合了PCM的集成度优势和DRAM的低延时优势。在这种由PCM+DRAM构成的混合型主存架构中，PCM充当主存，DRAM作为主存的缓存，这样可以极大地增大内存容量，满足大内存的需求；与此同时，DRAM快速访问的特点极大地提高了系统性能。仿真实验表明，DRAM的容量大约为PCM容量的3%时，两者之间速度上的差异能得到比较理想的弥补。该混合结构采用了若干机制来对PCM进行保护。首先，采用“Lazy-Write”机制来避免不必要的写回操作，即当且仅当DRAM Buffer中的页面被修改过且将要被置换出去的时候才会有数据写入PCM。其次，“行级别的写回”机制确保只有脏页中被修改过的行才会被写回到PCM中，减少对PCM不必要的磨损。再次，将被写回的数据行装入写队列，缓解写延时对系统系能的影响。 　　2.3 层次混合内存 　　由于处于片上的DRAM内存相比传统的DRAM内存表现出更高的带宽和更低的延迟，因此可以用作最后一级缓存去克服SRAM缓存的尺寸限制。近来，不少研究者提出DRAM缓存[4，5]用片上DRAM作为最后一级缓存。DRAM缓存在运行内存密集型应用时有着很好的性能提升。在该文献中，作者提出一种策略，将片上内存作为可寻址物理内存的一部分，即层次混合内存。这种方法可以缓解片上内存作为缓存管理上的弊端，例如存储tag的开销和tag比较的延时。层次混合内存包含两个层次，分别为M1层和M2层，如图2所示。M1内存处于处理器内部，可由片上DRAM构成，M2层是传统的片下DRAM内存。 　　片上的M1层内存处于处理器内部，因此相比M2层片下内存来说具有较小的延迟和更高的带宽。这样一来，许多应用都希望能获得更多的M1内存使得自己的运行能够更快。然而，由于M1的大小是有限的，为解决M1层内存的分配问题，文献[2]还提出了一种软件层面的内存管理机制，基本方法如图2所示。该机制在一个时间段内通过内存控制器内部的物理页访问监听器收集关于页面访问的信息。在这个时间段的结尾，操作系统通过收集的信息去