基于Sklansky结构24位并行前缀加法器设计与实现.doc

基于Sklansky结构24位并行前缀加法器设计与实现 　　摘 要： 针对串行进位加法器存在的延时问题，采用一种基于Sklansky结构的并行前缀加法器，通过对并行前缀加法器各个模块进行优化，设计实现了一个24位并行前缀加法器。通过与24位串行进位加法器进行延时比较，结果表明，Sklansky并行前缀结构的加法器，能有效提高运算速度。 　　关键词： 并行前缀加法器； Sklansky结构； 优化延时； 并行思想 　　中图分类号： TN402?34； TP332.2 文献标识码： A 文章编号： 1004?373X（2015）21?0145?04 　　Design and implementation of 24?bit parallel prefix adder based on Sklansky structure 　　YAO Ruohe， MA Tingjun， SU Shaoyan 　　（School of Electronic and Information Engineering， South China University of Technology， Guangzhou 510640， China） 　　Abstract： Aiming at the delay problem of serial carry adder （SCA）， a parallel prefix adder （PPA） based on Sklansky was adopted. A 24?bit PPA was designed and realized on the basis of optimizing the various modules of PPA. By comparing the delay of 24?bit PPA with that of 24?bit SCA， the results show that the parallel prefix adder based on Sklansky can increase the computing speed effectively. 　　Keywords： parallel prefix adder； Sklansky structure； optimization delay； parallel thinking 　　0 引 言 　　在数字信号处理电路中，离不开最基础的加法器部件，而形式最简单的加法器是串行进位加法器（Serial Carry Adder，SCA）。但SCA因其自身逻辑的缺陷造成了极大的延时，无法满足各种高速处理器所要求具有的高运算速度。随着集成电路工艺的快速提升，集成电路的集成度已经越来越高，但运算速度一直制约着VLSI技术的发展，设计与实现各种高速加法器是一个研究热点。随着集成电路的发展，大规模的并行处理技术将代替串行处理技术。 　　本文采用一种有效且快捷的加法器设计，即并行前缀加法器（Parallel Prefix Adder，PPA）。由于PPA内部具有规整的运算结构单元，因而非常适合基于VLSI技术的高性能微处理器、专用DSP芯片、现场可编程门阵列芯片等的实现。一方面，当比特数大于4位时，PPA的延时情况要短于SCA的延时情况[1]；另一方面，根据实际需求与设计指标，PPA有多种可实现的并行前缀结构。本文基于Sklansky结构设计实现了一个24位的PPA。 　　1 理论基础 　　1.1 算法原理 　　假设有两个24 b的二进制数[A23A22A21…A2A1A0]与[B23B22B21…B2B1B0，]记[Gi]为两二进制数各自的第[i]比特相与的结果，[Pi]为两二进制数各自的第[i]比特相异或的结果，即： 　　图2 24位基于Sklansky结构PPA核心部分的构成 　　另一方面，运用上述原理求出了每一位的进位信息，因而求和结果中的各个位的情况由式（4）求得，如[S8=G7：0P8。] 　　3 24位PPA主要模块设计 　　3.1 数据预处理模块 　　24位二进制数中的每一位相与信息以及相异或信息在后续处理步骤中都需要使用，因而24位PPA需要首先对两个输入的加数进行数据预处理，其实现的方法为：对两个数中对应的每一比特数使用一个与门以及一个异或门处理。该模块共分别需要与门和异或门24个。与门的输出为[Gi，]异或门的输出为[Pi，]将这些预处理信息传送到下一模块进行处理。 　　3.2 4位PPA模块 　　该模块在24位PPA中共有6个，且这6个4位PPA的组成均相同。现在以处理第0～3位的4位PPA为例。4位PPA中仍然体现着并行的思想，即先同时求得[G1：0]和[G3：2，]再同时求得