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基于FPGA数字显示相位差测量仪 　　[摘 要] 本文主要介绍了数字显示相位差测试仪的设计方案和硬件部分。针对FPGA的特点，在数字相位差测量系统的设计思想上，给出了一种用FPGA芯片EP1K10TC144-3实现相位差智能化测量仪的方案。该测量仪只需少量的外围电路，有效将测量信号正弦波，方波、三角波信号移相放大，整形为所需要的方波信号，且不失真，测量这些信号的相位差，硬件电路简单，实现了输入阻抗大，误差小，精度高，抗干扰强。 　　[关键词] FPGA 相位差测量 晶振 　　1.基于该题目 　　数字显示相位差测量仪，我们在方案设计上采用了三种不同的方案，各方案各有优缺点，在综合考虑了几种方案后，我们选定了基于FPGA的数字显示相位差测量仪，因为FPGA是在可编程专用集成电路（ASIC）的设计基础上发展起来的。由于它们集成度高、可重复编程，并能实现系统级编程（ISP），在近10年内得到迅速发展。FPGA的集成度、工作速度不断提高，包含的资源越来越丰富，可实现功能越来越强大，具有静态可重复编程或在线动态重构的特性，使得硬件功能可以像软件一样通过编程来修改，不仅使设计修改变得十分容易，而且大大提高了电子系统的灵活性和通用能力，已成为当今实现电子系统集成化的重要手段。该测量仪只需少量的外围电路，有效将测量信号正弦波，方波、三角波信号移相放大，整形为所需要的方波信号，且不失真，测量这些信号的相位差，硬件电路简单，实现了输入阻抗大，误差小，精度高。 　　2.系统设计思想 　　2.1系统设计 　　整个测量我们分为两个部分，一部分是测量输入的信号A的频率，在这一部分中，将一个78125的晶振经一个计数分频得到频率为0.5HZ的信号(0.5HZ信号的周期为T=2),当原信号A与0.5HZ的信号与非的时候，其低电平半周期时（也就是T=1S时），会有一段脉冲个数，将此脉冲个数送入计数器计数输出，输出的值即为原信号的频率值；另一部分则是测量输入的两个同频异相信号A和B的相位差，而我们输入的都是单个的模拟信号，所以在测试相位差的时候首先应产生两个同频异相的信号。因此必须使输入原信号A通过一个移相网络，得到两个同频异相的信号（两个输出信号中一个是原信号A，另一个是移相后的信号B）。然后将A，B两个信号经放大整形进行异或得到相位差信号C，同时将A信号3600倍频，在将C信号与3600倍频后的信号3600fc进行与非，然后将输出信号D通过计数器计数，将所得计数值N经过算法计算后得到信号的相位差值送往数码管显示。 　　那数码管显示的值和相位差又有什么关系呢？我们可以先看下面的算法： 　　两被测信号的相位差可表示为： 　　Phase=360(t1-t2)/T (1) 　　其中T为被测信号周期，t1-t2为相位差时间。 　　数字测量时的表达式： 　　Phase=360NOslash;/T=N（360fc/fm） (2) 　　其中 Oslash; 为计数脉冲周期，fm为其频率，fc为被测信号频率，N为计数值。 　　显然这个表达式包括乘法和除法，计算烦琐，利用单片机处理，固然可以，但是仔细观察（2）就可以发现，若分子部分360Oslash;与分母部分T可以撤去，即360Oslash;/T=1，则PHASE=N，也就是说计数器的值N即是相位差P，这个假设成立的条件是360Oslash;=T，用频率表示为360Oslash;/ fm=1/ fc，fm=360 fc，即计数脉冲的频率为被测信号频率的360倍时，计数器的值就表示了相位差，显然此时测量的精度为1度。若要使相位差的精度达到0.1度，仍然从相位差表达式出发，将相位差表达式进行变形： 　　PHASE=（N/10）*（3600 fc/ fm） (3) 　　当fm=3600 fc时，计数器的值N除以10即为相位差，则测量精度提高到0.1度，因此在显示时，小数点左移一位即表示相位差。 　　通过上面是算法我们就可以知道，相位差的值为数码管显示值×0.1°。 　　在此设计中，移相网络、放大及整形由硬件实现，分频、异或、与非、控制及计数都由软件来实现。 　　在这个方案中，我们用晶振代替锁相环。当然在方案二中，我们必须考虑选择的晶振的大小，由于要求能测量20-10KHZ信号，如果我们将信号满相位分成3600等份1/（3600*10K）=1/36000K≥1/36M的计算，我们可以知道，在本设计中只要36M的有源晶体就可以满足我们的设计要求。如果我们用晶振直接代替锁相环的话，通过仔细观察我们发现是有问题的。不管什么信号通过锁相环后出来的信号都是原输入信号的3600倍频，但是对于晶振来说，当输入信号为10KHZ的时候，能够将原输入信号3600倍频，也就是说精度为0.1；当输入信号为1KHZ的时