实验七 组合逻辑电路的设计.doc

PAGE PAGE 8 实验七 组合逻辑电路设计 一、实验目的 掌握用小规模集成电路设计组合逻辑电路的方法。 熟悉用中规模集成电路设计组合逻辑电路的方法。 二、实验原理 组合逻辑电路在逻辑功能上的特点是：这种电路在任何时刻的输出仅仅取决于该时刻的输入信号，而与这一时刻输入信号作用前电路原来的状态没有任何关系。其电路结构基本上由逻辑门电路组成，只有从输入到输出的通路，没有从输出反馈到输入的回路，这类电路没有记忆功能。 组合逻辑电路的设计就是将实际的，有因果关系的问题用一个较合理、经济、可靠的逻辑电路来实现。组合逻辑电路设计的一般过程是 （1）分析事件的因果关系，并用二值逻辑的0与1列出真值表。 （2）把真值表转换为对应的逻辑函数。 （3）根据电路的具体要求和器件的资源情况等因素选定器件的类型。 （4）将逻辑函数化简或变换成与所选用的器件类型相一致。 （5）根据化简或变换后的逻辑函数，画出逻辑电路图。 （6）根据逻辑电路图，用选定的器件实现具体的电路装置，并进行调试完成。 逻辑化简是组合逻辑电路设计的关键步骤之一。但最简设计不一定是最佳的，一般情况在保证速度，稳定可靠与逻辑关系清晰的前提下，应尽量使用最少的器件，以降低成本，减少体积。 逻辑问题 逻辑 问题 逻辑 真值表 逻辑 函数式 选定器件类型 函数式 化简 函数式 变换 逻辑 电路图 逻辑 电路图 函数式化简 逻辑电路图 用门电路 用MSI组合 电路或PLD 用门电路 逻辑 问题 逻辑 真值表 逻辑 函数式 选定器件类型 函数式变换 逻辑电路图 图1 组合逻辑电路的设计过程 组合逻辑电路设计过程通常是在理想情况下进行的，即假定一切器件均没延迟效应。但实际上并非如此，信号通过任何器件都需要一个响应时间。而且由于制造工艺上的原因，各器件的延迟时间离散性很大，因此按照理想情况设计的组合逻辑电路，在实际工作中输入信号变化时有可能产生不正常现象，这就是通常所说的冒险现象。组合逻辑电路的冒险现象是一个重要的实际问题。当设计出一个组合逻辑电路后，首先应进行静态测试，即按真值表依次改变输入变量，测得相应的输出逻辑值，验证逻辑功能后，再进行动态测试，观察是否存在冒险。如果电路存在冒险现象，但不影响电路的正常工作，就不需要采取消除冒险的措施，如果影响电路的正常工作，就必须采取措施加以消除。 用SSI（小规模集成电路）设计组合逻辑电路 若设计一个一位二进制半加器，见图2，具体过程可如下： （1）半加器应有三个输入端两个输出端 B：分别为被加数、加数。 S：相加的和。 CO：是向高位的进位。 根据二进制加法规则列出真值表，见表1： 表1 半加器真值表 表1 半加器真值表 B B ∑ CO S A CO 图2 半加器逻辑符号 CoO 输入 输出 A B S CO 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 (2)根据真值表写出逻辑函数 S= CO＝AB (3) 设对半加器所用的器件类型有限制，只能用单一类型的与非门，如74LS00。 (4) 把S、CO的函数式转换与所选用的器件一致，即与非―与非的关系。 S== CO=AB= (5)根据与非―与非形式的逻辑函数，画出逻辑电路图，见图3。 因要用到5个与非门，所以要选用2片74LS00芯片，并根据74LS00的引线排列，在逻辑图上标引线号，如G11表示第一个芯片的第一个门，输入引线号为1和2，输入引线号为3。标引线号为了便于接线。 S S （a）逻辑电路图 （b）Multisim仿真电路图 图3 半加器逻辑电路图 （6）测试逻辑电路功能，控制开关K1、K2，使输入端A、B在高低电平之间转换，用两个显示灯显示输出S、CO端的电平，高电平输出时指示灯亮，低电平时不亮，填入表2，并与真值表比较。至此一位二进制半加器原理性设计已经完成。图2-3 半加器逻辑电路图 图2-3 半加器逻辑电路图 表2 输入 输出 A B S CO 状态 电平（V） 状态 电平(V) 电平(V) 电平(V) 0 VIL 0 VIL VOL VOL 0 VIL 1 VIH VOH VOL 1 VIH 0 VIL VOH VOL 1 VIH 1 VIH VOL VOH 2、用MSI设计组合逻辑电路 （1）用集成二进制加法器不但可以实现二个二进制数的全加，而且还可以实现二进制数的全减、相乘、8421BCD码相加以及代码转换等。 现用四位集成二进制加法器设计一个四位二进制码转换成8421BCD码的电路。设计思路如下。 列出4位二进制码与8421BCD码的对照真值表，如表3所示，从表中发现，当输入代码小于1010时，输出代码的低（个）位与输入代码完全相同；当输入代码