数字信号处理课程设计基于System View的卷积码译码器的设计.doc

基于System View的卷积码译码器的设计 摘要 本课程设计在SystemView 平台上设计了卷积码译码器，SystemView系统中提供了专门的卷积码编码和译码图符，使用户能快速地建立基于卷积码的仿真系统，本课程设计对(2,1,6)的大数逻辑译码原理，以及维比特译码原理进行了解释，利用SystemView进行了(2,1,3)卷积码译码器的仿真。系统运行以后将译码后得到的波形与原始的码元输入信号进行比较，系统参数经过修改以后能够正确地将编码后的信号译码为原始的码元。 关键字 卷积码译码器，System View，(2,1,3)卷积码译码器 1 引言 卷积码的译码方法主要有两类，代数译码和概率译码。代数译码是根据卷积码的本身编码结构进行译码，译码时不考虑信道的统计特性。概率译码在计算时要考虑信道的统计特性。典型的算法如：最大似然译码、维比特译码、序列译码等。本课程设计利用SystemView 平台进行卷积码译码器的实现，SystemView系统中提供了专门的卷积码编码和译码图符，使用户能快速地建立基于卷积码的仿真系统，本课程设计对(2,1,6)的大数逻辑译码原理，以及维比特译码原理进行了解释，利用System View进行了(2,1,3)卷积码译码仿真，系统参数经过修改以后能够正确地将编码后的信号译码为原始的码元。 1.1 卷积码简介 卷积码也称为连环码是一种非分组码，分组码编码时，先将输入的信息序列分为长度为k的码元的字段，然后按照一定的编码规则，给含k个信息元的段附加上r长的监督元，于是生成n 长的码组。在编码时，各n长码组是分别编码的，各码组之间没有约束关系，因此译码时各码组之间是分别独立进行的。卷积码则不同于此，卷积编码属于信道编码，主要用来纠正码元的随机差错，它是以牺牲效率来换取可靠性的，利用增加监督位，进行检错和纠错。卷积码把k个信息位编成n位，k和n通常很小，特别适宜于串行形式传输，延时小，n个码元与当前段的k个信息位有关，而且与前N-1段的信息有关，编码过程相互关联的码元为个，N或称为卷积码的约束长度 ，常把卷积码记作(n,k,N) ，一般来说对于卷积码k和n时较小的整数，常把卷积码记作(n、k、N)卷积码，它的编码效率为k/n。 1.2 卷积码的译码原理 卷积码的译码方法有两类：一类是大数逻辑译码，又称门限译码；另一类是概率译码，概率译码又分为维比特译码和序列译码两种。门限译码方法是以分组码理论为基础的，其译码设备简单且速度较快，但是误码性能要比概率译码法差。 大数逻辑译码 该译码方法是从线性码的伴随式出发，找到一组特殊的能够检查信息位置是否发生错误的方程组，从而实现纠错译码。下面通过一各例子来说明该译码的工作原理。设有（2，1，6）卷积码的编码器，它的监督矩阵为： H= 像分组码那样，由H可得伴随式EH，E=（e,e,e,e….e,e）是信道传输后所产生得错误图样。这样就有式中EH=S=(S1,S2,S3,S4,S5,S6) S1= e+ e S2= e+ e S3= e+e S4= e+e+e S5= e+ e+e+e S6= e+ e+ e+e+e 由上面的方程，可以得到下列方程2： S1= e+ e S4= e+e+e S5= e+ e+e+e S2+ S6= e+ e+ e+ e+e 该方程的特点是，错误元e在各个方程中都出现，其他的错误元在方程中出现的次数不超过一次，我们称具有该特点的方程为正交于e错误元的一致检验和。这样一来，在相邻的12个码元中，若错误图样 E中的错误个数不多余2个，且其中一个发生在 e位上，那么方程组2中至少有三个方程位，即大于或等于3。如果E中错误个数不多于2个，且e位上未发生错误，则方程组中的的小于或等于2，由此可以根据来进行大数判决，以决定对收到e进行纠正或不纠正。 下图1.1为卷积码的门限译码器： 图1.1 (2,1,6)卷积码的门限译码器 该译码器由输入分路开关、两组移位寄存器、四个模2加法器和大数判决门组成。开关把收到的序列进行信息位和监督位的分路，信息移位寄存器存入6格信息于“1”，模2加法器在输出端产生移位监督位，该监督位同收到的监督位在“2”模2加法器处相加，从而得到校正子送给“校正子移位寄存器”组，校正子移位寄存器在得到连续六格校正子以后，按照方程组2输出校正子值，在门限电路也就是大数判决门处实现门限判决，若的和大于或等于3则输出位1，反之则输出0。判决门输出1就可通过“4”，模2加法器改变e位置上的信息位，纠正了错误，反之判决器输出位0则不会改变检验是正确的信息位，判决门输出位1时，则还用来改变有关的已发生错误的校正子，为后续码元的纠正做好准备，可以看到该译码器可以纠正在约束长度内的两位随机错误，如果要纠正多于2位的随机差错，则需要找约