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改良电磁兼容性的PCB设计 内容: 目录: 摘要 1 导言 1 数字电路的特点 2 电源线冲突的抑制 3 信号线冲突的抑制 6 振荡器 8 概要 10 插图目录 1． 电子系统的电流通路 2． CMOS反相电路 3． CMOS电路的供给电流及输入电压的作用 4． 有寄生电容的电路 5． 供应线中的电流 6． 在使用电感的电源线中的电流 7． IC，CB 和LCH的安排 8． 信号线和它的回路的安排 9． 信号和电源线中的电流 10．信号线和地线的设计 11. 晶振器电路 12.振荡器敷铜布局的建议 摘要: 电子电路和系统的电磁兼容问题的重要性日益显著。这就对设备的电磁适应性提出了更严格的要求。大家感兴趣的两个方面是这个电路本身产生最小干扰的能力和对作用于它的电磁能量的免疫能力。电子电路和系统的功能有很好的文档，但对它们的电路特性和它产生冲突很少注意。这个应用报告介绍决定电子电路电磁兼容性的重要标准，以及向开发工程师提供设计电路板的资料。 导言 电子电路的电磁兼容性主要由电子元器件之间的排列状况和电子器件之间的电气连接状况决定。每一路电流都会在它对应的回路中产生同样大小的电流。这个回路会产生一个辐射电磁能量的线圈，能量的大小由电流的振幅，信号的频率和线圈的几何尺寸决定。 在不同程度下，造成不必要的电磁辐射的线路： 图1中由A-C-D-B和A-E-F-B构成的电源线。系统运行所需要的能量是由这些线传输的。电路的能量消耗不是恒定不变，而是取决于电路的瞬时状态，因此所有频率元件在局部产生的影响都在电源线中重现。由于电源线所具有的高阻抗（100?），在线路中电流的高速变化不能被抑制，所以需要电容来完成这个任务。 通常环路是由信号和控制线形成的（L-M-F-D和N-Q-P-F）。这些线通常集中在很小的区域里，不考虑这些线是否排列在系统之外。这些线一般传输高频信号，所以信号和控制线必须考虑。 振荡电路和它的外部时钟频率器件形成了回路G-H-J-K。最高频一般出现在这个地方，为此必须注意电路的设计以防止不必要的冲突电压，注意电路连接的走线以减小线圈作用的范围。 数字电路的特征 了解逻辑电路几个重要特性之间的关系是专业有效地改进电磁兼容性的先决条件。这些特性在CMOS IC 中得到了体现。举例说明由于新的器件技术以同样的方式使出多项特性得到了改进。 图2是一个简单的由N型和P型晶体管构成的反向器。假如一个小于N型晶体管门坎电压(VIT-)于输入端，N型晶体管截止，然而P型晶体管导通。反之一个电压VI VCC – VIT+作用于输入端，N型晶体管会导通，P型晶体管截止。在两种情况下，除了可以忽略的漏电流通过外，几乎没有电流通过电路。这也是CMOS在静态下功耗极低的原因。 但是，如果输入这个反向器的电压在这两个限制电压（VIT 和 VCC – VIT）之间，两个晶体管会出现同时导通或者同时截止的情况。这种结构就导致了耗电量的增加（见图3）。这种情况下，HCMOS电路电流增加到大约1mA，增强型CMOS电路的供给电流增加到超过5mA。 由于这样的电路的输入电压不能在低电平切换到高电平时以极短的时间内穿越临界电压区域，就在电流脉冲峰值形成期间产生了电流，这个电流不能被忽略。在输入极，电流振幅是1mA到5mA。相当多的电路在IC输出极存在这种现象。因为输出极要驱动连接到输出端的负载，这些晶体管必须相当大。因此在5ns到10ns脉冲作用下，电流峰值的振幅也相应的增长，HCMOS器件增长到20mA，模拟器件增长到60mA。 电源线冲突的抑制 上文提及的电流尖峰是造成电磁冲突的一个显著原因。每次输出电平的转换都会引起电源线的一次电流脉冲。其他连接都直接或者间接的从所在模块连接到总电源。当一个IC的输出以很高的循环频率切换时，这个问题会更加严重，比如处理器和它相应的存储器的连接。 在实践中，须要采用一个电容（CB = 100 nF)在接近IC的位置对供给电源进行退耦。这项技术可以保证在数字电路中，当负载出现预料中的变化时，不会出现禁止的攻击电压变化。但是，这只能减小很少一部分电磁冲突。为了得到明显的改进，首先需要分析整个电路和电路中的元器件。图4是需要检验的电路。电气特性需要分析的IC的输出极是两个晶体管（Q1和Q2）。 周围电路的连接由Lp/Rp/Cp网络组成，代表了模块中的元器件。以下值为假设： 单位长度电感：L’=5nH/cm 单位长度电容：C’=0.