VHDL实验研究报告沈金凯).docVIP

PAGE 1 - 《VHDL与数字系统计》 实验报告 班级 电信103 姓名 沈金凯 学号 110023089 王新华 编写 信息与电子工程学院 2011年10月 实验一 简单逻辑电路设计与仿真 一、实验目的 1、学习并掌握MAX+PLUSⅡ CPLD开发系统的基本操作。 2、学习在MAX+PLUSⅡ下设计简单逻辑电路与功能仿真方法。 二、实验仪器设备 1、PC机一台。 2、MAX+PLUSⅡ CPLD软件开发系统一套。 三、实验内容 1、用D触发器设计一个4进制加法计数器并进行功能仿真。 （1）设计1个时钟脉冲输入端CLK; （2）设置2个计数状态输出端Q1、Q0； （3）按二进制加法规律计数； （4）进行电路功能仿真与验证。 2、设计一个2-4线译码器并进行静态功能仿真。 2个输入端，A0和A1； 4个输出端，Y0至Y3； 电路功能真值表如表1-1示，输出为高电平有效： 进行电路功能静态测试与验证。 表1-1 2-4译码器真值表 A1 A0 Y0 Y1 Y2 Y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 四、实验操作步骤 （一）4进制加法计数器设计与仿真 1、开机，进入MAX+PLUSⅡCPLD开发系统。 2、在工具条中选择新建文件，弹出N