雷达信号产生与处理的设计与验证part2图文.pptx

雷达信号产生与处理设计的硬件平台一、软件无线电实验平台-MFSS6842简介MFSS6842前面板接口雷达信号产生与处理设计的硬件平台10M参考输出时钟：输出10MHz正弦波，在没有外部参考输入时钟的条件下，须将该端口与10M参考输入时钟相连。10M参考输入时钟：为设备提供10M参考时钟，在没有外部参考输入时钟的条件下，须将该端口与10M参考输出时钟相连。雷达信号产生与处理设计的硬件平台+5V电源输入：通过电源适配器为设备提供工作电源。电源开关：按下电源开关，红色指示灯亮起，设备可以正常工作；再次按下开关，指示灯熄灭，设备关闭。雷达信号产生与处理设计的硬件平台USB2.0接口：用于设备与计算机USB之间的通信接口，必须通过USB连接线缆及相应的程序才能完成通信功能。雷达信号产生与处理设计的硬件平台RS232接口：用于设备与计算机RS232之间的通信接口，必须通过串口连接线及相应的程序才能完成通信功能。雷达信号产生与处理设计的硬件平台DSP JTAG调试口：用于实验平台中DSP器件的程序调试、下载，必须通过XDS510-USB2.0 DSP仿真器(9芯)及CCS开发软件配合使用。雷达信号产生与处理设计的硬件平台FPGA JTAG调试口：用于实验平台中FPGA器件的程序调试、下载，必须通过USB Blaster下载线(7芯)及QuartusII开发软件配合使用。雷达信号产生与处理设计的硬件平台FPGA预留IO口：FPGA扩展接口，通过此接口将设备内部FPGA部分预留的IO接口与外部设备或电路板连接，实现FPGA与外设的通信。注：接口为TTL电平雷达信号产生与处理设计的硬件平台使用范例雷达信号产生与处理设计的硬件平台MFSS6842后面板接口雷达信号产生与处理设计的硬件平台DA：包含4个独立DAC中频输出端口，通过实验平台编写FPGA程序控制相应的输出。S1(t)FPGADAC1S2(t)DAC2S3(t)DAC3S4(t)DAC4雷达信号产生与处理设计的硬件平台AD：包含4个独立ADC中频输入端口，通过实验平台编写FPGA程序实现中频信号采样。S1(t)FPGAADC1S2(t)ADC2S3(t)ADC3S4(t)ADC4雷达信号产生与处理设计的硬件平台射频输入、输出：用于中频到射频或射频到中频的上、下变频处理，采用模拟电路实现。雷达信号产生与处理设计的硬件平台二、MFSS6842核心电路板简介雷达信号产生与处理设计的硬件平台雷达信号产生与处理设计的硬件平台FPGA：Altera公司StratixII FPGA系列，提供较多的可编程逻辑资源。(EP2S90F1020I4)雷达信号产生与处理设计的硬件平台4通道ADC：采用4片Analog Device公司(ADI) 模数转换器AD9223。分辨率：12 位采样率：125MSPS模拟带宽：650MHz差分输入高性能SHA片内基准电压源 雷达信号产生与处理设计的硬件平台4通道DAC：采用4片Analog Device公司(ADI) 模数转换器AD9744。分辨率：14 位时钟：210MHzCMOS兼容输入片内基准电压源差分输出 雷达信号产生与处理设计的硬件平台时钟：采用高稳定度10MHz温补晶振作为基准(10M参考输出)。雷达信号产生与处理设计的硬件平台三、硬件实验一1.实验目的熟悉MFSS6842平台的使用熟悉QuartusII的开发、调试、测试熟悉DAC和ADC的基本操作2.实验内容实现一路10MHz连续波的产生(DAC)实现一路10MHz连续波的采集(ADC)雷达信号产生与处理设计的硬件平台3.实验步骤FPGA程序设计(DA、AD)MFSS6842平台硬件连接FPGA程序下载、测试(示波器、在线逻辑分析)4.实验过程FPGA程序设计(DA、AD)DAC满量程(14Bit)对应最大输出幅度为2Vp-p，ADC满幅度(12Bit)对应最大输入幅度为1Vp-p ?ADC饱和雷达信号产生与处理设计的硬件平台将DAC最大输出幅度控制在0.6Vp-p14Bit DAC最高2位作为符号位DAC采用偏移码输入14Bit DAC最高2位设为0，等效12Bit设计指标DAC：采样率100MHz，精度12BitADC：采样率100MHz，精度12Bit雷达信号产生与处理设计的硬件平台总体设计框图DA[11..0]FPGADAC1DACLKS1(t)SLEEP_DAC=0REFCLKAD[11..0]ADC4ADCLKPWDN_ADC=0REFCLK=10MHzADCLK=DACLK=100MHz雷达信号产生与处理设计的硬件平台FPGA设计框图DACLKSLEEP_DAC=0REFCLKPLL(10:1)ADCLKPWDN_ADC=0波形数据库(ROM)DACLK地址计数器ADDR[..]DADATA