第5篇时序线路设计.ppt

* 本章结束！ * * * * 要使ab合并，则必cf能合并。现由图上查得cf能合并，故追踪出ab能合并，可在其对应小方格的右上角加一个“√”号。 由图还可追踪出状态对ae和be构成一个封闭链，该链中cf虽不封闭，但已知它可以合并，故既和be均能分别合并，在它们的对应方格的右上角都加一个“√”。 最后，对状态对dg进行追踪。由图可知，要使dg合并，则必de和cd能分别合并。但由图查得de、cd均不能合并，故追踪出dg不能合并，在其对应的小方格上加一斜杠。 * * * * * 步骤3. 对状态编码并建立编码状态表 已知状态表N=2，故取一个触发器即可。 设状态a和b的编码为a=0，b=l 。 * 步骤4. 建立最简控制函数及输出函数 设选定的JK触发器为Y，根据JK触发器的激励表，可列出控制函数及输出函数的真值表如表5.30所示。 * 步骤4. 建立最简控制函数及输出函数(续) * 步骤5. 画逻辑图 * 5.6.2 串行8421码检测器的设计 设计题目：试用与非门、与或非门及JK触发器设计一个串行8421码检测器，串行输入形式为 0…0100010…0111100…0110100…0… 以“1”表示开始信号； 其后四位是要检测的8421码，且先出现的是低位； 其后的0表示两个8421码之间的间隔 8421码1000 8421码0111 8421码0101 * 步骤1. 建立原始状态表 输入输出分析 设输入为x，输出为检测信号Z。当输入x为非8421码(1010-1111)时，输出Z=1；否则，z=0。这样，根据Z值便可检测出输入x是否为8421码。 * 步骤1. 建立原始状态表(续1) 状态分析 设置线路状态的目的在于利用这些状态记住输入的历史情况，以对其后的输入作出不同的响应。 该线路应有一个初始状态，以表征它正等待输入。 一旦输入一个开始信号“1”，线路便从初态转入另一状态，以表征它可以接收四位串行输入的8421码。 在此接收过程中，应设置若干个线路状态，以记忆输入的四位代码。接收完毕，线路又进入初始状态，以等待下一次的输入。 * 步骤1. 建立原始状态表(续2) 1/1 * 合并为状态p 步骤2. 建立最简状态表 合并为状态r × × ha ga pa da ca fa ea ra pa ra pa pa ab × × × × × × × fr ep hr gp ar bp dr cp pr pr √ fp ep hp gp ap bp dp cp √ pr fr ep hr gp ar bp dr cp pr fp ep hp gp ap bp dp cp fh eg ah bg dh cg af be df ce ad bc * 步骤3. 对状态编码并建立编码状态表 由表5.33可知，本检测器至少设置7个状态，故需用3个触发器，记为Y3Y2Y1 对表5.32应用次佳编码法的三条规则，可得下列结论 (1)次态相同，现态编码应相邻 q1q6q7,q4q5,q6q7分别为相邻编码 (2)同一现态，次态编码应相邻 q1q2,q4q5,q6q7分别为相邻编码 (3)输出相同，现态编码应相邻 q1-q5和q7为相邻编码 * 步骤3. 对状态编码并建立编码状态表(续) (1)1-6，1-7，6-7，4-5 (2)1-2，4-5，6-7 (3)1-2，1-3，1-4，1-5，1-7 2-3，2-4，2-5，2-7 3-4，3-5，3-7，4-5，4-7，5-7 4-5 ，6-7 ，1-7 ，1-2 ，1-4， 2-3，6-Φ， 3-4，5-7 * 步骤4. 建立最简控制函数及输出函数 x y3 y2 y1 y3 (n+1) y2 (n+1) y1 (n+1) J3 K3 J2 K2 J1 K1 Z 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 1 0 0 0 0 1 0 1 0 1 1 1 1 0 0 0 1 1 1 1 0 1 0 1 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 0 1 0 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 1 1 1 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1 0 1 1 1 1 0 1 0 1 1 0 1 0 0 0 1 0 1 1 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 1 0 1 0 1 0 1 1 0 1 1 1 1 * 步骤4. 建立最简控制函数及输出函数(续) * 步骤5. 画逻辑图 * 5.6.3 应用MSI功能块的数字设计 通过两个例子说明如何用MSI功能块构成一个含有时序线路的小