《中科大微机原理课件第二章8086体系结构》课件.ppt

（2） A19/S6～A16/S3 (Address/Status)： 地址/状态复用信号，输出。在总周期的T1状态A19/S6～A16/S3上是地址的高4位。在T2～T4状态，A19/S6～A16/S3上输出状态信息。 S4 S3 当前正在使用的段寄存器 0 0 ES 0 1 SS 1 0 CS或未使用任何段寄存器 1 1 DS （3）BHE# /S7 (Bus High Enable/Status)： 数据总线高8位使能和状态复用信号，输出。在总线周期T1状态，BHE#有效，表示数据线上高8位数据有效。在T2～T4状态BHE # /S7 输出状态信息S7。S7在8086中未定义。 （4） RD# (Read) 读信号， 三态输出，低电平有效，表示当前CPU正在读存储器或I／O端口。 （5） WR# (Write) 写信号，三态输出，低电平有效，表示当前CPU正在写存储器或I／O端口。 （6）M／IO# (Memory／IO ) 存储器或I／O端口访问信号。三态输出，M／IO#为高电平时，表示当前CPU正在访问存储器，M／IO# 为低电平时，表示当前CPU正在访问I／O端口。 （7）READY 准备就绪信号。由外部输入，高电平有效，表示CPU访问的存储器或I／O端口己准备好传送数据。当READY无效时，要求CPU插入一个或多个等待周期Tw，直到READY信号有效为止。 （8）INTR( Interrupt Request) 中断请求信号，由外部输入，电平触发，高电平有效。INTR有效时，表示外部设备向CPU发出中断请求，CPU在每条指令的最后一个时钟周期对INTR进行测试，一旦测试到有中断请求，并且当中断允许标志IF＝1时，则暂停执行下条指令转入中断响应周期。 （9）INTA# (Interrupt Acknowledge) 中断响应信号。向外部输出，低电平有效，表示CPU响应了外部发来的INTR信号。 （10） NMI( Non—Maskable Interrupt Request) 不可屏蔽中断请求信号。由外部输入，边沿触发，正跳沿有效。CPU一旦测试到NMI请求信号，待当前指令执行完就自动从中断入口地址表中找到类型2中断服务程序的入口地址，并转去执行。 （11）TEST# 测试信号。由外部输入，低电平有效。当CPU执行WAIT指令时(WAIT指令是用来使处理器与外部硬件同步)，每隔5个时钟周期对TEST进行一次测试，若测试到该信号无效，则CPU继续执行WAIT指令，即处于空闲等待状态；当CPU测到TEST输入为低电平时，则转而执行WAIT的下一条指令。由此可见，TEST对WAIT指令起到了监视的作用。 （12）RESET 复位信号。由外部输入，高电平有效。RESET信号至少要保持4个时钟周期，CPU接收到该信号后，停止进行操作，并对标志寄存器(FR)、IP、DS、SS、ES及指令队列清零，而将CS设置为FFFFH。当复位信号变为低电平时，CPU从FFFF0H开始执行程序，由此可见，采用8086CPU计算机系统的启动程序就保持在开始的存储器中。 ?（13）ALE(Address Latch Enable) 地址锁存使能信号，输出，高电平有效。用来作为地址锁存器的锁存控制信号。 （14）DEN# (Data Enable) 数据使能信号，输出，三态，低电平有效。用于数据总线驱动器的控制信号。 ? ? （15）?DT/R#(Data Transmit/Receive)： 数据驱动器数据流向控制信号，输出，三态。在8086系统中，通常采用8286或8287作为数据总线的驱动器，用DT/R#信号来控制数据驱动器的数据传送方向。当DT/R#＝1时，进行数据发送；DT/R#＝0时，进行数据接收。 （16）HOLD(Hold Request) 总线请求信号。由外部输入，高电平有效器向CPU请求使用总线。 （17）HLDA(Hold Acknowledge) 共享总线的处理总线请求响应信号。向外部输出，高电平有效。 （18）MN/MX＃(Minimum/Maximum Mode Control)： 最大最小模式控制信号，输入。MN/MX＃＝1（＋5V），CPU工作在最小模式。MN/MX＃＝0（接地）， CPU则工作在最大模式。 （19）??GND 地。 （20) VCC 电源，接＋5V。 最大模式下的引脚说明