硬件参考设计.PDFVIP

UM.0 硬件参考设计 FPGA bAsed SDN swiTch UM.0 硬件参考设计 2017 年 3 月 UM.0 硬件参考设计 目录 1 前言 1 2 UM 整体设计 1 2.1 UM 逻辑结构 1 2.2 UM 子模块划分 2 3 数据格式定义 3 3.1 报文通路 3 3.2 查表通路 5 4 模块详细设计 6 4.1 Parser 模块 6 4.2 Rule 模块 9 4.3 Action 模块 11 4.4 Dispatch 模块 14 4.5 OutputEngine 模块 18 UM.0 硬件参考设计 1 前言 UM.0 是遵循FAST UM 规范设计的通用的OpenFlow 转发流水线，其主要功 能包括从网络接口或CPU 软件接收分组，提取匹配关键字段，进行带掩码规则 的查表匹配，根据查表规则对报文进行重定向（送往上方UA 模块处理），按指 定端口转发或丢弃。 UM.0 采用流水线技术实现，各模块间定义了标准接口。用户可根据这些接 口定义进一步完善转发逻辑，如增加计数器管理、流量控制功能，也可以在UM.0 中增加UA （用户应用）相关的定制逻辑。 UM.0 面向Altera FPGA 平台，已经在NetMagic Pro 、NetMagic08 平台上运 行，使用Verilog 语言编写，全部代码、文档和相关软件在FAST 网站上开源， 用户可以此为基础，进行后续的定制开发。 2 UM 整体设计 FAST 中将平台 （硬件板卡）相关逻辑称为支持 FAST 的 FPGA 操作系统 （OS ），FAST 交换逻辑称为FAST 用户模块 （UM ）。UM 模块是UM.0 硬件代码 中的用户定义模块，可以在不同的硬件实现平台间移植。 2.1 UM 逻辑结构 本UM 模块基于OpenFlow 1.0 协议开发，支持软件定义查表/转发功能。其 中查表模块是平台提供的固定逻辑，提供接口进行接收查表关键字和返回匹配规 则，下一步计划增加返回计数器等相关信息的接口。 1 UM.0 硬件参考设计 AUX ToCPU FromCPU Dispatch FromPort Output ToPort Parser Rule Action Engine ToMatch FromMatch UM Ctrl TCAM 报文通路 配置通路 查表通路