一种12位分段式电流舵DAC电路的设计.docVIP

一种12位分段式电流舵DAC电路的设计 　　摘 要： 针对SoC中DAC设计越来越受面积和功耗的制约，采用分段式结构，提出一种应用于SoC模拟输出前端的12位100 MS/s电流舵型D/A转换器，其中高6位为温度计码，低6位为改进型Fibonacci数列，其减小了DAC的面积和毛刺。电路基于SMIC 0.13 μm CMOS工艺，在1.2 V/3.3 V（数字/模拟）双电源供电下，满摆幅输出电流20 mA。在100 MHz采样频率、49.7 MHz输入信号下，无杂散动态范围（SFDR）达到89.448 dB，INL和DNL均小于0.5 LSB。 　　关键词： 数/模转换器； 分段式电流舵； 改进型Fibonacci数列； SoC 　　中图分类号： TN86?34； TN402 文献标识码： A 文章编号： 1004?373X（2015）16?0106?04 　　Circuit design of 12?bit segmented current steering DAC 　　BIAN Yan， TU Weijie， XU Dacheng 　　（College of Information and Electronics， Suzhou University， Suzhou 215000， China） 　　Abstract： Since the design of DAC in SoC is more and more conditioned by area and power consumption， a 12?bit 100 MS/s current steering DAC applied to analog output front?end of SoC is proposed， in which a segmented architecture is employed. In this circuit， high 6?bit is thermometer code while low 6?bit is the improved Fibonacci Series which can cut down the area and glitch of DAC. Based upon SMIC 0.13μm CMOS process， the full?swing output current is 20 mA under the condition of 1.2 V/3.3 V dual power supply （digital and analog）. Simulation results show that both INL and DNL are all lower than 0.5 LSB， and the SFDR is up to 89.448 dB under the condition of 49.7 MHz input signal frequency at 100MHz sampling rate. 　　Keywords： digital?to?analog converter； segmented current steering； improved Fibonacci series； system on chip 　　0 引 言 　　在信号处理和通信处理应用中，高速高精度数/模转换器的性能在很大程度上已经成为整个系统的瓶颈[1]。用于片上系统（SoC）的CMOS DAC因面积和功耗的要求，更是成为最具挑战性的课题之一。电流舵结构DAC由于速度快、对寄生参数不敏感、易于CMOS 工艺集成等优点而被广泛采用。目前，权位电流源主要有2种加权方式：二进制加权和温度计加权。前者无需译码电路，电流源数目少，减少了开关数量和面积；但中码转换毛刺大，且随着位数的增加，电流单元之间的大小相差加大，导致失配增加，使DAC静态性能INL和DNL变差。后者电流源权重一样，毛刺小，但电流源数目大，需要译码电路，占用芯片面积大[2]。 　　折衷以上2种方式优缺点，本文提出一种新型加权方式，即改进Fibonacci数列加权[3]，采用分段式结构，设计出一种基于SMIC 0.13 μm CMOS工艺的12位100 MHz的DAC。简化了电路复杂度，缩小版图面积，降低毛刺，性能指标优异，为DAC设计提供了一种有效的实用方法。 　　1 系统架构及设计 　　电路系统如图1所示，其中，数字部分包括：译码器、锁存器和8选1选择器，采用1.2 V电源电压；模拟部分包括：电流源、偏置电路与开关阵列，采用3.3 V电源电压。 　　该电流舵DAC的权电流源包括改进型Fibonacci和温度计电流源2种，降低了中码转换时