基于VerilogHDL的数字时钟表设计.doc

基于VerilogHDL的数字时钟表设计 162福建电脑2008年第8期 基于VerilogHDL的数字时钟表设计 王云,周正华,邹继军 (1.东华理工大学电子与机械工程学院江西抚州344000 2.桂林电子科技大学信息与通信学院电路与系统广西桂林541004) 【摘要】:传统的数字时钟表采用了众多的分立元器件,但是,随着系统复杂度的不断提高,用传统时钟系统设计方法 很难满足设计需求.因此.介绍基于VerilogHDL设计的数字时钟表设计并用仿真软件MAXplusII仿真实验结果. 【关键宇】:VerilogHDL数字时钟表同步时序方式 0,引言 数字钟表是经常用到的计时工具,应用非常广泛.它能够用 小时,分,秒来显示一天的时间.传统的数字时钟表采用了众多 的分立元器件,其性能和稳定性不够理想.现代电子产品的系统 复杂度的不断提高和面积不断缩小.用传统时钟系统设计方法 很难满足设计需求.在此,引人VerilogHDL语言编程的设计方 法.设计中仅考虑数字钟表的基本功能,即能够显示秒,分,小 时.小时显示可采用0～12小时及上下午标志.也可采用023小 时的显示方式.此处采用后者.并且用仿真软件MAXpIusII仿真 实验结果 1,VerilogHDL简介和特点 VerilogHDL语言最初是于1983年由GatewayDesignAu. tomation公司为其模拟器产品开发的硬件建模语言.那时它只 是～种专用语言.由于他们的模拟,仿真器产品的广泛使用. VerilogHDL作为一种便于使用且实用的语言逐渐为众多设计 者所接受.在一次努力增加语言普及性的活动中,VerlloRHDL 语言于1990年被推向公众领域.OpenVerilogIntemational(OV I)是促进Verilog发展的国际性组织.1992年.OVI决定致力于 推广VerilogOVI标准成为IEEE标准.这一努力最后获得成 功,Verilog语言于1995年成为IEEE标准.称为IEEEStd136 4—1995. VerilogHDL的语法特点是VerilogHDL语言与C语言很相 似.从C语言中继承了多种操作符和结构.其核心子集非常易于 学习和使用. 2,数宇时钟表的设计 VerilogHDL是通过构造模块问的清晰结构来描述及其复杂 的系统的设计 这里的数字钟表由小时模块.分钟模块.秒表模块和一个与 门模块构成.小时模块.分钟模块和秒表模块实质上都是同步的 计数器,只不过小时模块采用0～23小时的方式,是24进制同步 计数器.分钟模块和秒表模块都是60进制同步计数器.因此.小 时模块,分钟模块,秒表模块的设计思想是一致的.只在此列出 小时模块的编程设计 ,.信号的定义: clear2:清零信号: elk2:输入时钟信号: ea2:使髓端信号:, modulehour24(clear2,clk2,en2,; inputclea~2,clk2.ell2; output[4叫q; reg【4捌q; pneera=6dO0 parametermax=6d23; parametermin=6d00; always@dear2orp08edgec begin if(cle~2) beg;n q(=;丑: end elseim2) Ⅱ【q:=) be西n qlt;--rnin; end else begin q(=q+l; end end endmodule 该源程序在仿真软件 MAXplusll下进行编译和仿真 处理.得出的结果合乎小时模 块的功能逻辑.然后在MAX. plusII软件里,创建小时模块, 如下图1 同理.创建分钟模块,秒表 模块,与门模块.然后对这些进图1 行整体搭建.从而就构成了数字时钟表的顶层设计图,如下图2 埘 图2 3,仿真结果 对于数字时钟表在MAXpluslI仿真的结果,要查看秒表,分 钟,小时之问的进位关系.s【5—0】代表秒表的计数,rn[5..0】代表分 钟的计数,h[4..0】代表小时的计数. 秒表(即秒表与分钟的进位关系)如图3 __ o几九几几几几几几门n几n几n几n门几几n几n几几几nI Il5O】oo1]回匝 t?m芦O】K 0 rn ●●-舯 矗的 譬 髓H● 图3 分钟(即分钟与小时的进位关系)如图4 (小时计数)如图5 图4 图5 4,结束语 对于数字时钟表的设计,在许多书中,用分(下转第134页) l『_一,卷¨ 134福建电脑2008年第8期 OADL不仅可以描述静态HTML页面,而且可以描述动态 页面在上面的例子中的根标记下添加lt;ydivxyworklistwidtlI= 4001?class=workView,gt;lt;~divgt;.将一个页面功能单元yworklist 加入OADL.yw