可编程逻辑器件应用实验 讲义.docVIP

PAGE PAGE 20 实验一 Quartus II 9.0软件使用入门 （基础性实验） 一 实验目的 1、了解利用Quartus II 9.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。 2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。 3、掌握Quartus II 9.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。 4、掌握使用SIGNALTAP II进行硬件采样的具体过程。 二 实验前的准备 1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1。 2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。 三 实验要求 学习使用Quartus II 9.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法，掌握硬件设计方案下载到FPGA芯片的方法，掌握嵌入式逻辑分析仪分析硬件信号的方法。 四 实验内容 1、建立MUX41A的工程，利用VHDL语言设计4选1多路选择器的程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。 2、给出VHDL设计方案的时序仿真波形，根据波形详细描述设计的功能特点。 3、锁定引脚（附录1），进行硬件下载测试。 4、使用SIGNALTAP II 对此4选1多路选择器进行实时测试。 5、将实验过程和实验结果的测试详细过程写进实验报告。 实验二 多功能计数器的设计 （设计性实验） 一 实验目的 1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。 2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。 3、掌握多功能计数器设计的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。 4、掌握使用SIGNALTAP II进行硬件采样的具体过程。 二 实验前的准备 1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1. 2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。 三 实验要求 设计一个含异步清零，同步使能，进位输出的4位12进制计数器的VHDL实现方案。 四 实验内容 1、建立CNT12B的工程，利用VHDL语言设计多功能计数器的程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。 2、给出VHDL设计方案的时序仿真波形，根据波形详细描述设计的功能特点。 3、锁定好引脚（附录1），并进行硬件下载测试。要求分别采用手动键输入和1Hz分频时钟（附录2）输入作为计数器时钟。可观察到，在手动输入时，每按动时钟键1次，输出LED会变化组合。在1Hz分频的驱动下，LED会连续变化。此外，在实验箱上测试所有控制信号和输出信号，包括异步清零RST、同步使能ENA的同步和异步特性。 4、将实验过程和实验结果的测试详细过程写进实验报告。 5、使用SIGNALTAP II 对此计数器进行实时测试，要求，计数器时钟输入采用50MHz，使用ENA的上升沿作为触发，采样深度128，采样时钟采用50MHz时钟输入。将实时采集的数据图形写进实验报告，并对其作出分析。 实验三 数控分频器的设计 （设计性实验） 一 实验目的 1、熟悉利用Quartus II 9.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。 2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。 3、掌握数控分频器的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。 4、掌握使用SIGNALTAP II进行硬件采样的具体过程。 二 实验前的准备 1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1. 2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。 三 实验要求 分别设计带计数使能的12分频器和7分频器的VHDL实现方案 四 实验内容 （一）12分频器的设计 1、根据偶数分频器的原理确定12分频器的设计方案和主要实现流程。 2、建立DIV12的工程，利用VHDL语言设计12分频器的主体程序文件，并对其进行编辑，保存，综合。给出各语句的作用的说明。（VHDL描述方法） 3、利用原理图输入的方法实现12分频器的总体