培训文档内容-(精品课件).pptVIP

MODELSIM培训 培训文档内容 1、建立项目 2、建立库 3、编译源代码 4、启动仿真器 5、执行仿真 6、前、后仿真区别 7、do文件的介绍 8、界面介绍 9、设计调试 10、其他相关内容 1、建立项目 打开MODELSIM 选择File/New/Project， 出现右图所示的界面。 Project Name ?项目名称 Project Location ?项目存放路径 Default Library Name ?缺省库名（一般情况为work， 系统会在项目存放路径自建work子目录) 2、建立库—ModelSim 库 需编译的引入文件 激励文件 源文件 源文件调用的子模块 库的两种类型 本次新建需编译的库(缺省值 work) 包含当前被编译的设计单元 编译前必须建立一个work库 每个项目只允许一个work库 引用已有的库 包含能被当前编译引用的设计单元 在编译期间允许多个 建立库—建库菜单操作 从主菜单里面: Design - Create a New Library 建立库—建库命令行操作 从main窗口提示行后敲入命令:  ModelSim vlib 库名 如： vlib work //建立库名为work的库 vlib work2 //建立库名为work2的库 建立库—库的编译 库文件存放的库名 库文件存放的路径 Xilinx:布局布线工具安装目录\verilog\src\ 其中： simprims(后仿真库) uni9000,unisims,XilinxCorelib (前仿真库) Altera:布局布线工具安装目录\eda\sim_lib 建立库—映射逻辑新库 建立库—映射现有的库 建立库—删除库命令 作用：从指定的库中删除一个完整的库或者一个设计单元 操作： 菜单操作： Design - Library Browser //删除库完整的库 命令行操作： vdel -lib library_name design_unit //删除库中单元 建立库—察看库内容 作用：显示指定库的内容 操作： 菜单操作： Design - Library Browser 命令行操作： vdir -lib library_name 3、编译源代码—模块激励的产生（1） 文件格式：激励文件基于Verilog的格式 文件组成： 精度时间确定 `timescale 1ns/1ps //定义时间精度为1ps，时间单位为1ns 激励文件变量的定义 定义变量的类型、数据宽度 激励文件变量的初始化 对变量复初值 如： initial begin fp=0; //在仿真起始时刻将fp赋0 clk=0; //在仿真起始时刻将clk赋0 rst_b=0; //在仿真起始时刻将rst_b赋0 #(100*`clkth) rst_b=1; //在仿真起始后(100*`clkth)将rst_b赋1 end 编译源代码—模块激励的产生（2） 时钟的产生 ：产生激励时钟 如： always #`clkth forever # `clkth clk=~clk; //在仿真起始经过`clkth时间后，时钟每隔`clkth翻转一次 模块输入激励的产生: 产生模块输入（同源代码中变量的产生方法一致） 模块的调用： 同源文件中的模块引用一致 如下例所示： dcc_pos_gen dcc_pos_gen_1(.dcc_pos(dcc_pos),.fp(fp),.clk(clk),.rst_b(rst_b)); //按照名称对应的方式调用模块dcc_pos_gen ，实例名为dcc_pos_gen_1 仿真结束的时间限制： 确定仿真时间长度 如： initial #(`clkth*2*810*8) $fini