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一、填空题
1. 三态门的输出状态有高电平、 和 。
2. 时序逻辑电路按时钟类型可分为两大类: 电路和 电路。
3. 触发器如图所示电路,其次态Qn+1= 。
4. 在时序逻辑电路的设计中,若最简状态表中的状态数为10个,则所需的触发器个数至少为 。
5. 对于T触发器,欲使Qn+1=,则输入T= 。
6. 如果要将D触发器改成T触发器,则输入端D= 。
7. 由十进制计数器74160和门电路构成的计数型序列信号发生器如图所示,在时钟脉冲CP作用下,当Q3 Q2 Q1 Q0从0000变化到1001时。输出Z的序列为 。
8. 对如图所示电路,若如图所示连接,则该计数器的长度为 。若将D3D2D1D0连接为0100,则该电路是长度为 的计数器。
参考答案:
1. 低电平,高阻态
2. 同步时序逻辑电路,异步时序逻辑电路
3. 1
4. 4个
5. 1
6.
7. 0001111100
8. 8,4
二、选择题
逻辑电路如图所示,EN为使能端,若C = 0,则F为( )
工作状态
高阻状态
断开状态
以上各项都不是
一个五位的二进制加法计数器,由0000状态开始,按自然顺序计数,问经过75个输入脉冲后,此计数器的状态为( )
01011
11010
11111
10011
在图示时序电路中,若X=1,Qn=0,则电路的次态Qn+1和输出Y为( )
Qn+1=0,Y = 0
Qn+1=0,Y = 1
Qn+1=1,Y = 0
Qn+1=1,Y = 1
在图所示电路中,若X=1,Qn=0,则电路的次态Qn+1和输出Y为( )
A.Qn+1=l,Y = 0
B.Qn+1=l,Y = 1
C.Qn+1=0,Y = 0
D.Qn+1=0,Y = 1
异步时序电路和同步时序电路比较,其差异在于( )
没有触发器
没有统一的时钟脉冲控制
没有稳定状态
输出只与内部状态有关
用n个触发器构成计数器,可得到的最大计数长度为( )
n B.2 n C.n2 D.2n
下列电路中不是时序电路的有( )
A.计数器 B.触发器 C.寄存器 D.译码器
下图所示波形的起始状态Q3Q2Q1Q0= 0000,则该波形表明的计数器是(多项选择)( )
A. 下降沿触发的十进制减法计数器 B. 高电平触发,有8个无效状态
C. 下降沿触发的十进制加法计数器 D. 有6个无效状态的十进制加法计数器
由与非门构成的基本RS触发器如图所示,欲使该触发器保持原态,即Qn+1=Qn,则输入信号应为( )
A.==0
B.==1
C.= 1,=0
D.= 0,=1
10.有四个触发器的二进制计数器,它的计数状态有( )
A. 8 B. 16 C. 256 D.
参考答案: 1-5 A A D A B 6-10 D D CD B B
三、计算题
1. 分析图中所示的时序电路。
(1)写出电路的驱动方程和次态方程;
(2)列出状态转换表;
(3)说明该电路的逻辑功能,并判断是否具有自启动能力(假设初态为111)。=1
=1
CP
Q0
Q0
Q1
C1
1D
C1
1D
C1
1D
Q1
Q2
Q2
1. 解:(1)驱动方程: ;;;
状态方程:(CP上升沿)
(CP上升沿)
(CP上升沿)
(2)状态转换表为:
Q2n
Q1n
Q0n
Q2n+1
Q1n+1
Q0n+1
1
1
1
1
1
0
1
1
0
1
0
0
1
0
0
0
0
1
0
0
1
0
1
0
0
1
0
1
0
1
1
0
1
0
1
1
0
1
1
1
1
1
0
0
0
0
0
0
(3)由状态表可见,该电路为同步七进制计数器,000为无效状态,当电路进入该无效状态时,无法进入有效循环,故无自启动功能。
分析图中所示的时序电路。
(1)写出电路的驱动方程和状态方程;
(2)列出状态转换表;
(3)画出状态转换图,并判断是否具有自启动能力;
(4)说明该电路的逻辑功能;
(5)画出时序图,设各触发器初始状态均为0。
解:(1)驱动方程: , ;
,
状态方程: (CP下降沿);
(CP下降沿);
(CP下降沿)
(2)状态转换表如下:
0 0 0
0 0 1
0
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