第五章 基本逻辑单元设计_2014.pdfVIP

可编程逻辑器件原理与应用 第五章 基本逻辑单元设计 宋克柱 中国科学技术大学快电子实验室 核探测与核电子学国家重点实验室 skz@ustc.edu.cn 中国科学技术大学 快电子学实验室 宋克柱 University of Sci. Tech. of China Fast Electronics Lab skz@ustc.edu.cn 5-1 时序分析基础 1. 异步（Asynchronous ）静态RAM的读写时序 2. 同步（Synchronous ）静态RAM的读写时序 3. 异步FIFO （first in first out ） 4. 同步FIFO 中国科学技术大学 快电子学实验室 宋克柱 University of Sci. Tech. of China Fast Electronics Lab skz@ustc.edu.cn 1. 异步（Asynchronous ）静态RAM的读写时序 Asynchronous Static RAM 读写时序图 中国科学技术大学 快电子学实验室 宋克柱 University of Sci. Tech. of China Fast Electronics Lab skz@ustc.edu.cn Asynchronous Static RAM 中国科学技术大学 快电子学实验室 宋克柱 University of Sci. Tech. of China Fast Electronics Lab skz@ustc.edu.cn FPGA读写RAM连接图 addr data FPGA /CE RAM /OE /WE 中国科学技术大学 快电子学实验室 宋克柱 University of Sci. Tech. of China Fast Electronics Lab skz@ustc.edu.cn tRC： min 7ns。 tAA： max 7ns。 tOHA： min 3ns。 中国科学技术大学 快电子学实验室 宋克柱 University of Sci. Tech. of China Fast Electronics Lab skz@ustc.edu.cn 中国科学技术大学 快电子学实验室 宋克柱 University of Sci. Tech. of China Fast Electronics