常规型硬布线控制器.DOC

PAGE PAGE 7 常规型硬布线控制器 的设计与调试 C1 C1 微操作控制信号 结果反馈信息 Cn SKIP TJ ····· 硬布线控制器 （组合逻辑网络） ispLSI1032E-70LJ84 指令译 码 模 块 节拍电位/节拍脉冲 发生器 指 令 寄 存 器 W1 W4 T1 T1 启动 停止 时钟 复位 B1 Bn 硬布线控制器结构方框图 科 目：计算机组成原理 硬布线控制器是早期设计计算机的一种方法。这种方法是把控制部件看作为产生专门固定时序控制信号的逻辑电路，二次逻辑电路以示用最少元件和取得最高操作速度为设计目标。一旦控制部件构成后，除非重新设计和物理上对它重新布线，否则要想增加新的控制功能是不可能的。 硬布线控制器是计算机中最复杂的逻辑部件之一，由于其结构上的缺陷使得对它进行设计和调试非常复杂且代价很大。正因为如此，硬布线控制器被微程序控制器所取代。但是随着新一代机器及VLSI技术的发展，硬布线逻辑设计思想又得到了重视。 设计要求 针对TEC-4实验台利用ispLSI1032芯片设计一个硬布线控制器，本控制器可以执行五条控制台指令：PR,KRD,KWE,KLD,KRR以及九条机器指令:ADD,SUB,MUL,AND,STA,LDA,JMP, JC,STP。 实验目的 融会贯通计算机组成原理课程和计算机系统结构课程的内容，通过知识的综合运用，加深对计算机系统各模块的工作原理及相互联系的认识，特别是对硬联线控制器的认识。 学习运用ISP技术进行设计和调试的基本步骤和方法，熟悉集成开发软件中设计，模拟调试工具的使用，体会ISP技术相对于传统开发技术的优点。 培养科学研究的独立工作能力，取得工程设计与组装调试的实践经验。 实验设备 TEC-4计算机组成原理实验系统一台 双踪示波器一台 逻辑测试笔一只 ispLSI1032芯片一个 Lattice公司的IspExpert软件 实验准备 时序信号发生器: 由晶体振荡器产生MF信号（频率1MHz），同时产生T1,T2,T3,T4，W1,W2,W3,W4时序信号，关系如下图。其中W1,W2,W3,W4用于硬布线控制器的节拍信号 实验台上自选器件实验区提供有IspLSI1032芯片及下载插座，可以从PC机上编程下载 DB,DP,DZ：DP＝1时，计算机处于单拍工作方式，按一次QD发送一组时序信号T1,T2,T3,T4；DB＝1时，计算机处于单步方式，按一次QD发送一组W1,W2,W3,W4时序脉冲，同时如果执行过程当中遇到TJ指令，将停在当前节拍脉冲的T4时刻。 SKIP信号：当SKIP＝1时，信号由当前节拍直接跳到W4节拍 微操作控制信号总结如下: 控制信号 信号作用 信号有效条件 C 在加法运算和减法运算时产生的进位信号 T4上升沿 ALU_BUS 允许运算结果送往数据总线 1 LDDR1 M1=0时DR1接收寄存器堆A端口数据 T3下降沿 M1=1时DR1接收数据总线DBUS数据 LDDR2 M2=0时DR2接收寄存器堆B端口数据 T3下降沿 M2=1时DR2接收数据总线DBUS数据 WRD 控制双端口寄存器堆RF的写操作 1且T2上升沿 RS_BUS# 控制RF的B端口数据是否能送DBUS上 0 LDER 将DBUS上的数据打入暂存寄存器ER 1且T4上升沿 SW_BUS# 将SW7-SW0数据送往DBUS 0 CEL# 选中双端口存储器RAM左端口 0 LRW 允许RAM左端口读操作 1且T3上升沿 允许RAM左端口写操作 0且T3上升沿 CER RAM右端口读出数据并放到指令总线INS上 1 禁止右端口操作 0 LDAR1 将DBUS数据打入地址寄存器AR1 1且T4上升沿 AR1_INC AR1的值加1 1且T4上升沿 LDAR2 M3=0时AR2的数据从程序计数器PC打入 1且T2下降沿 M3=1时AR2的数据从DBUS打入 LDR4 M4=1时R4的数据从DBUS打入 1且T2下降沿 M4=0时R4的数据从IR0-IR3打入 PC_ADD ALU2完成PC和IR低4位相加即PC+D 1 PC_INC PC+1 1 LDPC 程序计数器PC接收来自DBUS的地址 1且T4上升沿 LDIR 将来自RAM的指令打入指令寄存器IR 1且T4上升沿 S2,S1,S0 选择运算器ALU的运算类型 1 数据通路图： 设计说明书 设计步骤 分别画出控制台指令及机器指令流程图。 根据流程图作出微操作控制信号的译码与时序分布表，然后用逻辑表达式表示出每个信号。 由逻辑表达式写出ABEL语言源代码。 对程序进行编译，下载到芯片。 连线，调试。 测试。 具体设计思路 根据要求，列出所需的控制台指令和机器指令 控制台指令名称 指