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使用Allegro的DDR2分析讲座 作者：Golden Qian?????????????????????? 日期：2007-11-8 1：概要 近些年，随着存储器接口的高速化，在接受端如何保证信号完整性和时序的要求变的困难。特别是DDR2 ，随着数据传输的提高，延迟和设计容差的减少，仅仅几十个PS的建立时间，保持时间，skew时间，使设计越来越复杂。这里，我们就介绍下DDR2设计的 简单原理，以及如何使用ALLEGRO对DDR2进行仿真。 2：DDR2设计课题 自DDR SDRAM以来，由传统的同步时钟方式，转变成在时钟的上升沿和下降沿同时进行数据采样的方式，由于这种方式，BUS数据的传输速率才有可能得到提高，不过，设计的延迟和时序要求更严格了。 图1．源同步方式 Component Setup Hold Units Comments Total budget 1,875 1,875 ps 266MHz period = 3.75ns half period Transmitter skew -790 -790 ps Vendor data sheet Receive skew -500 -500 ps Vendor data sheet Board skew budget 585 585 ps Skew available for the board 图2:一般的时序要求