常用的基本电路模块的建模与设计.ppt

第 3 章　常用的基本电路模块的建模与设计 内容提要 本章首先以常用的基本门电路，如非门、与门、与非门、或非门、与或非门及基本组合逻辑电路，如异或门、同或门等为对象，通过建立它们的布尔代数模型，以VHDL逻辑操作符，如“AND、OR、NAND、NOR、XOR及NOT”等对BOOLEAN型的值进行运算，形成VHDL设计的关键描述语句，并分别对上述门电路的程序设计进行波形仿真，以验证设计结果。第二部分内容是介绍了时序逻辑电路的结构原理，并对同、异步复位Ｄ触发器进行VHDL描述和仿真，对二位二进制计数器进行流程图建模和VHDL编程及波形仿真。第三部分以二进制加法器、乘法器作为VHDL建模与设计代表，分别进行了设计原理、建模和程序设计的讨论与研究。最后介绍了Max+plusII开发系统操作与应用举例。 知识要点 1.基本门电路的布尔代数模型及其VHDL程序设计； 2.时序逻辑电路的特点、建模与设计方法； 3.加法器的VHDL建模与设计方法； 4.乘法器的VHDL建模与设计方法。 5. Max+plusII开发系统操作与应用 教学建议 1.要求复习《数字电路》中与本章相关的知识； 2.熟悉VHDL教材中的关于逻辑门电路和各类触发器的VHDL描述方法； 3.灵活运用基本逻辑电路模块设计组合电路，并能正确地进行VHDL程序设计； 4. 熟练掌握Max+plusII开发系统的操作与应用； 5.