基于数字锁相环同步倍频器设计.docVIP

主要内容与要求 1.掌握应用电子设计自动化（EDA）技术设计电子系统的方法； 2.采用超高速集成电路硬件描述语言（Verilog）设计一种基于数字锁相环的倍频器； 3.重点设计数字环路滤波器和数控振荡器； 4.利用计算机仿真技术进行验证； 5.阅读并翻译3000单词以上的英文资料。 主要技术要求 1.系统能够实现输出信号为输入信号的2n倍频； 2.改变系统参数可以得到不同的倍频信号，且始终能够使输出信号与输入信号保持同步； 3.用Verilog语言编写设计程序，利用计算机仿真予以验证。 研究方法 1.在查阅大量技术资料的基础上，进行设计方案的比较； 2.确定全数字锁相环系统的设计方案； 3.采用自顶向下的设计方法，进行系统模块的划分，并确定用Verilog设计各功能模块的算法； 4.编写系统设计程序，并进行仿真验证，经过反复修改使电路系统达到设计要求。 工作进度安排 1.2012年12月学习掌握Verilog设计技术，收集和整理与毕业设计有关的资料； 2.2013年1月在分析和整理资料的基础上写开题报告，确定设计方案和研究技术路线； 3.2013年3月完成环路滤波器和数控振荡器的设计与仿真； 4.2013年4月完成全数字倍频器的系统设计与仿真； 5.2013年5月撰写毕业设计说明书和准备毕业答辩稿； 6.2013年6月初毕业答辩。 指导教师 南华大学本科生毕业设计（论文）开题报告 设计（论文）题目 基于数字锁相环的同步倍频器设计 设计（论文）题目来源 省部级课题 设计（论文）题目类型　 工程设计类 起止时间 2012.12—2013.6 设计（论文）依据及研究意义： 锁相环(phase-locked loop)是一种反馈控制电路，作用是实现设备外部的输入信号与内部的震荡信号同步。其基本组成包括鉴相器（ phase detector ）、环路滤波器（ loop filter ）和压控振荡器（ voltage control oscillator）。 倍频器（frequency multiplier）是使输出信号频率等于输入信号频率整数倍的电路。利用非线性电路产生高次谐波或者利用频率控制回路都可以构成倍频器。倍频器也可由一个压控振荡器和控制环路构成。它的控制电路产生一控制电压，使压控振荡器的振荡频率严格地锁定在输入频率f1的倍乘值f0＝nf1上 。 因为非线性变换过程中产生的大量谐波使输出信号相位不稳定，所以其构成的倍频器，倍频噪声较大。倍频次数越高，倍频噪声就越大，使倍频器的应用受到限制。在要求倍频噪声较小的设备中，可采用根据锁相环原理构成的锁相环同步倍频器。 模拟锁相环主要由相位参考提取电路、压控振荡器、相位比较器、控制电路等组成。压控振荡器输出的是与需要频率很接近的等幅信号，把它和由相位参考提取电路从信号中提取的参考信号同时送入相位比较器，用比较形成的误差通过控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化，实现锁相，从而达到同步。 数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器、脉冲补抹门等组成。分频器输出的信号频率与所需频率十分接近，把它和从信号中提取的相位参考信号同时送入相位比较器，比较结果示出本地频率高了时就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而达到同步。 相比较而言，传统的模拟锁相环有较短的锁定时间，可以保证参考时钟源和输出时钟的稳态相差。但其中心频点受VCO的限制而范围较小，环路带宽较宽；当参考源出现瞬断或者参考时钟源切换时，VCO输出时钟频率会出现较大的相位瞬变。全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，并且应用在数字系统中时，不需A/D及D/A转换。故本设计选用数字锁相环。 随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波,建立位同步等。具有门限扩展能力的调频信号锁相鉴频器也是在近期发展起来的。在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。随着数字锁相环系统研究的不断深入与发展，其性能会不断提高，其意义重大，前景广阔。 设计（论文）主要研究的内容、预期目标：（技术方案、路线） 1.掌握应用电子设计自动化（EDA）技术设计电子系统的方法。 2.采用超高速集成电路硬件描述语言（Verilog）设计一种基于数字锁相环的倍频器。 3.系统能够实现输出信号为输入信号的2^n倍频，改变系统参数可以得到不同倍频信号，且始终能