23280286微处理器的组成总线接口部件.PPTVIP

若字长8位，即一次能处理8位数据，则称为8位CPU，如Z80的CPU；若字长为16位，则称为16位CPU，如8086/8088、80286的CPU等。 图3-1是一个典型的8位微处理器的内部结构，它一般由算术逻辑运算单元、寄存器组和指令处理单元等几个部分组成。 BIU的功能：是8086 CPU与存储器或I/O设备之间的接口部件，负责全部引脚的操作。 ①BIU负责产生指令地址，根据指令地址从存储器取出指令，送到指令队列中排队或直接送给EU去执行; ②BIU也负责从存储器的指定单元或外设端口中取出指令规定的操作数传送给EU，或者把EU的操作结果传送到指定的存储单元或外设端口中。 BIU内部设有4个16位的段寄存器： 代码段寄存器CS (Code Segment) 数据段寄存器DS (Data Segment) 堆栈段寄存器SS (Stake Segment) 附加段寄存器ES (Extra Segment) BIU内部设有 一个16位的指令指针寄存器IP (Instruction Pointer) 6字节指令队列缓冲器 20位地址加法器 总线控制电路 1. AD15～AD0(Address Data Bus) 地址/数据复用引脚 可作为输入或输出，具有三态 在总线周期的T1状态作为地址线，输出要访问的存储器或I/O端口的地址； 在总线周期的T2～T3状态作为数据线传输数据。 2. A19 /S6 ～A16/S3 地址/状态复用引脚 输出，具有三态 在总线周期的T1状态，用来输出地址的最高4位。 在总线周期的T2、T3、TW和T4状态时，用来输出状态信息。 3.(Bus High Enable/Status) 高8位数据总线允许/状态复用引脚 输出引脚，三态。 4. (Read) 读信号输出，三态 表示将要执行一个对存储器或I/O端口的读操作。 低电平有效 5. READY 准备好信号 输入，高电平有效 处理器与存储器及I/O接口速度同步的控制信号 7. INTR (Interrupt Request) 可屏蔽中断请求信号 输入，高电平有效 CPU在执行每条指令的最后一个时钟周期时，会对INTR引脚的信号进行采样。若CPU的中断允许标志为1，且又接收到INTR信号，则CPU会在执行完当前指令后，响应中断请求，执行一个中断处理子程序。 8. NMI (Non-Maskable Interrupt) 非屏蔽中断请求信号 输入，高电平有效 NMI不受中断允许标志IF的影响，也不能用软件进行屏蔽。每当NMI端输入一个正沿触发信号时，CPU会在执行完当前指令后，执行对应的不可屏蔽中断处理程序。 9. RESET 复位信号 输入，高电平有效。 RESET将使8086 CPU立即结束当前操作。CPU内部进入原始状态。代码段CS全1 最小/最大方式信号 当 接 +5V电压时，CPU工作于最小方式；接地时，CPU工作于最大方式。 图2-12 80286微处理器内部结构 　　下面分别讨论四个独立部件的功能。 　　执行部件(EU)是由寄存器、控制器和算术逻辑运算单元(ALU)等部分组成的。它负责执行由指令部件(IU)译码后的指令。 　2.3.2 80286微处理器的组成 　　总线接口部件(BIU)由地址锁存器、地址驱动器、协处理器扩展接口、总线控制器、数据收发器、预取指器和6字节预取指令队列寄存器等组成。总线接口部件是微处理器与系统之间以及与局部总线之间的高速接口部件，?用来产生访问外部存储器和I/O端口所需要的地址、数据和命令信号；可以高速地完成取指令或对存储器的读/写。 　2.3.2 80286微处理器的组成 其中，预取指器可利用局部总线空闲时间，控制数据收发器最多可从存储器中取出6字节指令，并将它们暂时存放在6字节预取指队列寄存器中，这样CPU便可高速读取指令。只有当预取指队列寄存器中至少空出2个字节时才进行预取指操作。 　2.3.2 80286微处理器的组成 　　指令部件(IU)由指令译码器和三条已被译码的指令队列组成。指令部件的作用是不断地对来自总线部件和预取指令队列的指令进行译码，然后把它们存放到已被译码的指令队列中，准备接受执行部件的读取。这一部件可以使对一条指令的执行过程得以改善，从顺序执行即取出指令、指令译码、执行指令，变成为并行操作，从而缩短指令的执行时间，提高处理速度。这种操作被称为80286的流水操作。 　2.3.2 80286微处理器的组成 　　　地址部件(AU)由地址偏移量加法器、段界限检查器、段基