第三章+3.1-3.4+RAM存储器(2009).ppt

存储系统的设计目标及分级结构 ① 存储系统的设计目标 在一定的成本下，获得尽可能大的存储容量，尽可能高的存取速度以及可靠性等。 ② 多通用寄存器是现代计算机系统结构的特点之一。 多个通用寄存器寄存操作数及运算的中间结果，可有效提高机器的工作速度。 ③ 计算机系统通常采用三级或三级以上的存储器结构 计算机系统通常采用三级或三级以上的存储器结构 三、存储器的层次结构 1、存储容量: 主存存储单元的总数 例： 8位微机20位地址码（按字节编址） 最大容量： 2、存储周期： 存储周期(TMC)：主存连续两次读/写操作之间所需的最短间隔时间。 存储周期的单位：ns(纳秒) 1ns=10-9s 注意区别存取时间TA 与存储周期TMC ： TA强调的是从开始读或写到把信息读出来或写入存储介质所需的时间。 TMC则除了完成读出或写入信息的时间外，还包括存储器内部的恢复时间。 通常 TMC TA 存储器带宽： 主存带宽：指主存每秒钟可读/写的数据量，记为Bm，也称为主存的数据传输速率。 单位：字节每秒（B/s）或位每秒（b/s） 带宽与TMC有关，还与主存的编址单位及结构等有关。 RAM的分类： 小结:SRAM存储器的特点 使用双稳态触发器表示0和1代码。 电源不掉电的情况下（静态），信息稳定保持 存取速度快，集成度低（容量小），价格高。 常用作高速缓冲存储器Cache。 3．动态MOS存储器 （2）DRAM存储位元 由于ＭＯＳ动态存储元是以电荷形式存储信息的，栅极电容会缓慢泄放电荷，为维持所存信息，需定时补充电荷，这就是刷新。 一次读操作会自动地刷新选中行中的所有存储元,读出过程是补充电荷（刷新）的过程，但访问的随机性不能保证定期按序的刷新。所以必须对DRAM进行定期刷新. 刷新周期：2ms，4ms或8ms。 小结:DRAM存储器的特点 使用半导体器件中分布电容上有无电荷来表示0和1代码。 电源不掉电的情况下，信息也会丢失，因此需要不断刷新。 存取速度慢，集成度高（容量大），价格低。 常用作内存条。 小结:SRAM和DRAM存储器的对比 图3.25 1MB RAM 小结:ROM和FLASH存储器对比 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。 3.3.3 读/写周期 刷新：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。 刷新操作有三种刷新方式： 集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。 刷新周期时间分为两部分：前一段时间进行正常的读/写操作，后一段时间做为集中刷新操作时间,不准访问内存，称为死时间 优点：速度快，存储器系统读写周期接近存储器件读写周期 缺点：刷新期间不能读/写（死时间），增加存储管理困难 分散式刷新:在正常读/写周期之后必须执行该行的刷新操作。 异步式刷新:在一定的间隔时间内按序进行刷新工作。 3.3.4 存储器容量的扩充 1、字长位数扩展 给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。 一般原则：三组信号线中，地址线和控制线公用而数据线单独分开连接。 d = 设计要求的存储器容量 / 选择芯片存储器容量 【例3.2】利用1M×4位的SRAM芯片，设计一个存储容量为1M×8位的SRAM存储器。解： 所需芯片数：d=（1M×8） / （1M×4）=2(片)设计的存储器字长为8位，存储器容量不变。连接的三组信号线与例相似，即地址线、控制线公用，数据线分高4位、低4位，但是数据线是双向的，与SRAM芯片的I/O端相连接。 8 I/O …… A0 D0 7 I/O 6 I/O 5 I/O 4 I/O 3 I/O 2 I/O 1 1Mⅹ1 I/O 中 央 处理器 (CPU) 数据总线 地址总线 D7 A19 WE 2、字存储容量扩展 给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用， 它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。 【例3.3】利用1M×8位的DRAM芯片设计2M×8位的DRAM存储器。（课本P75 图3.10）解： 所需芯片