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基于FPGA超高频RFID系统并行CRC模块设计 】根据CRC （循环冗余校验码）算法的原理， 和IS0/IEC18000-6标准中超高频射频识别系统对校验电路 的要求，分析串行CRC算法，提出了一种并行CRC算法。经 Verilog-HDL语言编写该算法程序，在Quartus II9. 0软件上 仿真。最终给出仿真结果以及并行CRC生成模块和校验模块， 仿真结果证明并行CRC算法有效提高了系统中数据的处理速 度。 关键词】循环冗余校验码；射频识别；并行算法； Verilog-HDL RFID （射频识别）技术是一种非接触式的自动识别技术， 被广泛用于诸如生产自动化、身份识别、物流等领域［1］。 但在用于数据传输时，可能受噪声干扰等因素的影响使传输 的数据发生错误，导致识别失败，因此RFID系统必须具备 很强的发现和纠正差错的能力。按照IS0/IEC18000-6标准 规定，在超高频RFID系统中采用CRC （循环冗余校验码）作 为链路数据传输正确性校验的方法。 传统超高频RFID系统中采用串行CRC算法，此方法电 路简单，通信可靠性强。但是随着社会的发展，串行计算方 法已经不能满足大信息量条件下高传输速度的要求，因此有 必要采用更快计算方法完成数据校验。本文介绍的并行CRC 算法在保证通信的可靠性的同时也提高了数据处理的速度。 串行CRC算法分析及并行CRC算法推导 1. 1 CRC的原理 CRC码是一种线性分组码，它的基本思想是利用线性编 码理论［2］，在发送方依据要传送的位信息码，按预先约定 的规则生成一个校验用的位CRC校验码，并将其附在信息码 后，构成一个新的位二进制码序列数，最后发送出去。在接 收方，则根据生成CRC校验码时所遵循的规则进行校验，以 确定传送的数据是否出错。具体实现方法如下： 将待发送的位数据用多项式表示，其中，数据序 列为多项式的系数。将左移位，即用乘以，作为被除式。 发送时，被除式与发送方和接收方预先约定的生 成多项式进行模2除法运算，求得一个余数多项式： 其中为商，为余数也就是生成的CRC校验码。在发送端 发送数据时将校验码加在信息码之后一同发出，形成新的位 数据序列，则有： 接收时，与生成多项式进行模2除法，若余数为0 则表明传输中未发生错误，发送数据与接收数据一致；若余 数不为0则可判断传输发生错误，并给予纠正或要求重发。 1.2串行CRC算法分析 IS0/IEC18000-6国际标准中规定，Type A和Type B型 超高频RFID系统都使用16位CRC校验作为前向链路和返回 链路的校验规则[3]。当Type A型满足防错保护电平时，需 要对短命令采用CRC-5校验。5位CRC校验和16位CRC校验 的设计和实现方法类似。另外，由于系统中需要进行CRC检 验的数据位数为8的倍数，故本文以8位输入数据为例进行 16位并行CRC校验CRC-CCITT （生成多项式为）的算法分析 和模块设计。 传统的串行CRC校验码生成电路采用LFSR （线性反馈移 位寄存器）来实现，主要由16个移位寄存器和3个异或门 （模2除法用异或门来实现）组成。简化后的电路结构如 l[4]o 在此电路中，移位寄存器存储当前输入数据经模2运算 得到的余数值。当进行串行运算时，当前状态的余数值与当 前信息码的输入值和前一状态的余数值有关。 设LFSR电路中输入数据为，按照从高位到低位的输入 顺序，设为高位，则；表示图1中第个移位寄存器，其中为 移位寄存器的编号，则表示输入第位信息码后移位寄存器移 位次输出的余数值，为异或运算。最后寄存器从高位到低位 的余数值，即为CRC校验码。状态方程如下： 采用串行CRC算法处理8位数据需要8个时钟周期，加 之超高频RFID系统在通信过程编码和解码过程中两次用到 串行CRC算法，导致系统中数据传输率低、处理速度慢。 1.3并行CRC算法推导 从（3）式的状态方程入手，采用迭代法，将（3. 3）式 分别入（3.1）和（3.2）式后，可推导出如表1所示的各寄 存器最终余数值与寄存器初态和输入的逻辑关系，也就是生 成的CRC校验码与寄存器初态和输入的逻辑关系。经分析可 知，信息码采用并行运算所产生的CRC校验码与串行算法电 路产生的CRC校验码相同，保证了信息传输的可靠性。根据 表1可编写并行CRC算法。理论上，并行CRC算法输入数据 后，在1个时钟周期内就能完成8位数据的处理。实现了传 输速率的提高。 超高频RFID系统中并行CRC码生成和校验模块的设 计与仿真 依据上述并行CRC算法，选用Altera公司开发的FPGA 芯片 CycloneII 系列中的 EP2C35F672C8,利用 Verilog-hdl 硬件描述语言在QuartusH9.0软件平台上设计了两个模块 （并行C