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纳米工艺可制造性的设计EDA技术 　　1、概论 　　 　　近几年来，可制造性设计（DFM，design for manufncturability）一直是全球EDA业界最热门的题材。似乎任何产品只要跟DFM沾上边，马上就修成正果，得道升天。综观诸子百家对于DFM的定义则是见仁见智，莫衷一是。就从各家EDA公司的网页上进行了解，DFM可以是优化标准单元库的成品率，或是压缩版图，也有说是优化晶圆映射(Wafer Mapping)，以至于平坦化填充，以及时序收敛。很明显的，就以上所涵盖的领域来说并没有一个交集。也由此可知，DFM事实上是一个非常广阔的领域。因此，在开始谈DFM之前就必须先对本篇所提及的DFM做一个明确的定义。 　　早在1999年Singer公司(没错!胜家缝纫机公司)国际产品部经理James G. Bralla在著作“The Design for Manufacturability Handbook” 中给与了DFM这个定义“DFM意味着及早在设计的环节中处理生产所发生的问题，以及整合制造的考虑以及考虑在设计当中已达到更高的成品率的产品。”虽然现在半导体产业比较关注手机而不是缝纫机，不过对于DFM宏观上的定义，基本上是如出一辙的。 　　对于Mentor Graphics来说，DFM解决方案是为客户提供一个涵盖设计以及制造信息的沟通平台。使设计者能在早期预见不同的设计方案在制造方面所带来的影响，从而选择出对于工艺变异能有更高容忍度的产品。 　　归纳目前常见的制造问题，大致来说可分为三个部份，如图1所示。 　　 　　（1）随机微粒影响(Random Particle Interactions) 　　洁净室中的微粒对于纳米元件的伤害更甚以往。微粒可在实体电路上导致针孔(pin hole)、金属微粒(metal island)或是成为掺杂的杂质(impurties)。更甚者会导致开路或是短路，直接影响电路工作的正确性。 　　 　　（2）设备工艺影响 (Systematic Process Interactions) 　　纳米元件的制造对于工艺的精确度要求更为苛刻。些许的工艺变异(Process Variation)往往就会对电路制造产生无法挽回的影响。诸如，每一层的电路板图都需要经由光刻技术将设计正确无误的转印到光刻胶上。因此光刻工艺的成败也就与整体成品率有着唇亡齿寒的关系。 　　 　　（3）参数性能影响 (Parametric Performance Interactions) 　　由于纳米工艺大幅的缩减元件尺寸以及互联线宽。因此准确的估算提取寄生参数以及实际版图元件参数(例如: LOD Effect、Well Proximity Effect)对于未来产品的性能以及可靠性就更加显得重要。 　　基于上述的理由，我们可以有系统的将DFM解决流程划分为周而复始的三个部份，如图2所示。 　　 　　（4）失效定位 (Identify) 　　要解决成品率问题，必先知道问题在哪里。与速度或频率相关的缺陷在高端工艺中将会扮演主要的角色。如何提高测试的质量且兼顾测试成本以及提高失效分析的效能，会是这个环节的重点所在。 　　 　　（5）方案分析 (Analyze) 　　使用DFM设计规则虽然可以提高成品率，但是也相对的造成芯片面积成本的提高。设计者需要一个基于DFM规则的统计分析工具，以期在面积利用与成品率之间做一个最佳化的正确决策。 　　 　　（6）强化加固 (Enhance) 　　在不扩大现有的设计面积的前提下，利用冗余的空间修改版图以提高制造的能力相信是对于任何一个设计项目经理都愿意去尝试的。目前大家所熟知的手法有双置通孔(VIA Doubling)、金属填充(Dummy Metal Fill)等。由于这项工作都是在版图全局完成之后才能启动的。因此，对使用者来说，唯有一个稳定且有效率的工具才能在纳米工艺的设计规模以及设计周期的最后，完成所交付的任务。 　　 　　2、失效定位的解决方案 　　 　　（1）EDT技术降低测试成本、提高测试质量 　　失效定位的首要目标就是找出所有产品发生的成品率问题，才可以针对所有问题进行优先级判定并加以解决。纳米制造工艺缩小了元件尺寸，也带来了更多可能的缺陷。因此我们需要新型态的故障模型以确保测试的可靠性，例如实速(At-speed)测试所需的Transition-Delay模型与Path-Delay模型以及桥接(Bridge)模型。 提高覆盖率的同时也意味着更多的测试向量以及更高的测试成本。所谓的EDT (Embedded Deterministic Test)就是一种生成内嵌的测试向量压缩电路IP的技术，使其保证测试质量的同时能以百倍的压缩率