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基于FPGA的DPSD算法实现新方法-电气论文 基于FPGA的DPSD算法实现新方法 汪浩，管国云，陈学英 （电子科技大学，四川成都610054） 摘要：针对当前测井仪器接收电路多通道、小体积、低功耗、高效率的设计要求，提出了一种基于FPGA的DPSD算法实现新方法。该方法采用一种简化的正交DPSD处理方法，方便电路和算法的实现；串行ADC采样数据直接进入运算，无需串并转换，在节省FPGA引脚的同时保证了算法效率；用移位累加操作代替乘法操作，极大地降低了算法对FPGA逻辑资源的消耗。在具体FPGA器件上的实现结果表明，该方法能够在不影响算法效率的情况下减少对FPGA引脚占用和近一半的逻辑资源消耗，满足预先的设计要求。 关键词 ：测井仪器；DPSD；FPGA资源消耗；串行ADC；移位累加 中图分类号：TN402?34 文献标识码：A 文章编号：1004?373X（2015）16?0129?04 收稿日期：2015?03?04 基金项目：国家自然科学基金项目 0 引言 在医疗、军事、测井等诸多领域都需要对微弱信号进行测量[1?3]。对微弱信号测量的核心问题是在高噪声背景下，当待测信号有可能已被淹没在噪声中时，提取待测信号的幅度、相位等信息。以电法测井应用为例，测井仪器通常需要通过信号的激励发射、信号在地层中的响应、响应信号的检波接收等3个过程，完成对地层信息的初步采集。受限于地层响应的固有特性和仪器的发射功率，仪器接收到的响应信号往往十分微弱，有时甚至会低至几nV。此时，一般的检波方式难以精确提取接收信号中的幅度、相位等信息。 相敏检波利用互相关原理，能够十分有效地从噪声中提取出与参考信号具有相关性的待测信号的幅度和相位信息，同时忽略不相关的背景噪声的干扰[4]。数字相敏检波（DPSD）通过数字方式实现相敏检波，避免了由乘法器和积分器组成的模拟相敏检波器件的非线性和过载现象[5]。DPSD 算法利用FPGA，DSP 等数字器件实现互相关算法，因而具有无误差、正交性好、谐波抑制能力强等优点；且电法测井仪器中发射端的激励信号一般为几个固定频点[6]，非常适合通过互相关算法对接收信号进行检波。鉴于上述诸多优点，DPSD算法目前在国内外诸多测井仪器中都得到了广泛的应用[7]。 FPGA具有并行性、速度快、稳定性高等优点，是实现DPSD算法的优选平台。DSP具有强大的浮点运算能力和系统控制能力，与FPGA结合往往能够最大限度地发挥两者的优势，实现高效、高精度的DPSD 算法。目前普遍的设计方式是采用并行或串行模/数转换器（ADC）完成信号采样，在FPGA中利用通用乘法器和累加器完成乘法和累加（乘累加）运算，再在DSP中完成浮点数运算和系统控制等操作。陈洋等提出了2种基于FPGA的DPSD算法架构[8]，能够大大降低对DSP运算能力的要求，具有较高的灵活性。然而随着电法测井技术的不断发展，测井仪器往往会面临更高的测量速度和精度，更多的测量信号通道，以及更加严格的功耗控制等问题。以三分量感应测井仪为例，由于线圈系结构复杂，仪器往往需要同时对多路线圈信号进行测量。当面临多路信号的运算时，并行ADC势必会带来FPGA引脚资源的极大消耗，而更高引脚数的FPGA芯片封装往往又意味着更大的功耗；串行ADC需要在FPGA内部完成串/并转换操作，这会占用FPGA 时钟资源，降低数据吞吐速率；并且FPGA实现多路通用乘法器会造成较大的逻辑资源消耗，分时复用同样会对数据吞吐速率造成不良影响。为此，本文提出了一种基于FPGA 的DPSD 算法实现新方法。该算法采用移位累加器取代乘法器，无需对AD数据进行串/并转换，因而可以在获得较高的数据吞吐率的同时大大减少对FPGA 引脚和内部逻辑等资源的消耗。 1 DPSD 算法原理 1.1 相敏检波原理 传统的模拟相敏检波利用模拟乘法器和积分器实现待测信号和参考信号的互相关算法，如图1所示。 图1中，x(t) 为待测信号s(t) 与系统噪声n(t) 的叠加，表达式为： x(t) = s(t) + n(t) = As cos(ωt + θ) + n(t)； r(t)为与待测信号s(t)同频率的参考信号，在r(t)与s(t)的相位关系不明确的情况下，欲测得s(t) 的幅度As 和相位差θ ，需要采用两组正交的参考信号r1(t) 和r2 (t)同时完成图1中相敏检波流程。这里假设参考信号幅度为1，相位为0，即： r1(t) = cos(ωt), r2 (t) = sin(ωt)