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状态机(FSM) 设计 ;为什么要使用状态机? ;1.1 数据类型定义语句 ;1.2 一般有限状态机的设计 ;【例1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANGE 0 TO 15 ); END s_machine; ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3); --数据类型定义，状态符号化 SIGNAL current_state, next_state : FSM_ST;--将现态和次态定义为新的数据类型 BEGIN REG: PROCESS (reset,clk ) --主控时序进程 BEGIN IF reset = 1 THEN current_state = s0;--检测异步复位信号 ELSIF clk=1 AND clkEVENT T