静态时序逻辑电路PPT课件教学幻灯片.pptVIP

时钟重叠问题 CLK CLK A B (a)电路图 (b)重叠的一对时钟 X D Q CLK CLK CLK CLK 用伪静态锁存器构成的主从触发器当Clk 和反Clk 发生重迭时，可能引起失效： 当Clk 和反Clk 同时为高时，A 点同时为In 和B 点驱动，造成不定状态 当Clk 和反Clk 同时为高一段较长时间时，In 可以直接穿通经过主从触发器 采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错 产生两相不重叠时钟的电路 clk clk1 clk2 A clk A B B clk1 clk2 Power PC的触发器 D Q clk !clk !clk clk 0 1 1 0 1 !clk clk 主 transparent 从 hold 主 hold 从 transparent ?0 ?1 ?0 ?1 低电压静态Latch RS-触发器（flip-flop） 由交叉的NOR ( 或NAND )门构成 S Q R Q 静态时序逻辑电路 正反馈:双稳态电路 V o 1 V i 2 5 V o 1 V i 2 5 V o 1 V i 1 A C B V o 2 V i 1 = V o 2 V o1 Vi2 V i 2 = V o 1 亚稳态(Meta-Stability) 过渡区的增益应当大于1,AB为稳态工作点，C为亚稳态点 触发翻转(