Stratix10高速LVDSIO用户指南.PDFVIP

Stratix 10 高速LVDS I/O 用户指南 UG-S10LVDS 2017.02.13 订阅 反馈 内容 内容 ® 1 Stratix 10 高速LVDS I/O 概述4 1.1 Stratix 10 LVDS 通道支持 4 1.2 Stratix 10 GPIO Bank、SERDES 和DPA 位置 7 2 Stratix 10 高速LVDS I/O 体系结构和功能8 2.1 Stratix 10 支持的LVDS SERDES I/O 标准 9 2.2 LVDS 发送器可编程I/O 功能9 2.2.1 可编程预加重 9 2.2.2 可编程差分输出电压 10 2.3 SERDES 电路 10 2.4 Stratix 10 器件的差分发送器 11 2.4.1 Stratix 10 器件的发送器模块 12 2.4.2 DDR 和SDR 的串化器旁路操作 12 2.5 Stratix 10 器件中的差分接收器13 2.5.1 Stratix 10 器件的接收器模块 13 2.5.2 Stratix 10 器件的接收器模块 16 3 Stratix 10 高速LVDS I/O 设计考量 20 3.1 Stratix 10 器件的PLL 和时钟20 3.1.1 时钟差分发送器20 3.1.2 时钟差分接收器21 3.1.3 指南：将整数分频PLL 模式中的PLL 用于LVDS 21 3.1.4 指南：通过使用PLL 的高速时钟仅对LVDS SERDES 提供时钟 22 3.1.5 指南：差分通道的管脚布局22 3.1.6 External PLL 模式的LVDS 接口25 3.2 源同步时序规划31 3.2.1 差分数据定向 31 3.2.2 差分I/O 位位置 31 3.2.3 发送器通道至通道偏移 33 3.2.4 Non-DPA 模式的接收器偏移裕量 33 3.3 指南：Altera LVDS SERDES IP 内核实例35 3.4 指南：Soft-CDR 模式的LVDS SERDES 管脚对36 4 Stratix 10 高速LVDS I/O 实现指南 37 4.1 Altera LVDS SERDES IP 内核 37 4.1.1 Altera LVDS SERDES IP 内核功能37 4.1.2 Altera LVDS SERDES IP 内核功能模式 38 4.1.3 Altera LVDS SERDES IP 内核功能说明 38 4.2 Altera LVDS SERDES IP 内核初始化和复位41 4.2.1 初始化Non-DPA 模式下的Altera LVDS SERDES IP 内核41 4.2.2 初始化DPA 模式下的Altera LVDS SERDES IP 内核42 4.2.3 复位DPA 42 4.2.4 字边界对齐 43 4.3 Altera LVDS SERDES 时序 44 4.3.1 I/O 时序分析45 Strati