粗粒度可重构处理器的结构研究与设计-电子科学与技术专业论文.docxVIP

上海 上海交通大学硕士学位论文 万方数据 万方数据 粗粒度可重构处理器的结构研究与设计 摘 要 随着嵌入式应用的不断多变、复杂化，传统的通用处理器以及专 用集成电路很难满足高性能、高灵活性的需求。可重构处理器因其较 高的能效比、运算资源丰富、互连形式灵活而在嵌入式设计领域受到 广泛关注。 本文将算法分类为计算密集型、控制密集型、计算控制密集型， I/O 密集型，数据密集型这五大类，并对当前主流的三种粗粒度和两种 多粒度可重构处理器进行结构建模的基础上，分别进行了算法到可重 构结构模型的映射。本文进而利用仿真结果从硬件利用率，计算时间， 输入、输出带宽，数据组织形式，数据复用等五个方面对可重构处理 器的性能和算法的适应性进行分析。基于分析结论以及现有的可重构 结构模型提出一种可重构阵列的设计结构，从阵列单元，互连结构， 存储机制，配置机制，流水线，控制机制等方面全面介绍阵列结构。 本文对可重构阵列采用 Verilog HDL 语言进行硬件建模，并通过 仿真，在 TSMC 90nm 工艺下综合，时钟频率为 100MHz，从算法映射 结果的来看，与同类型可重构处理器的映射结果相比，在完成性能差 不多的情况下，硬件利用率更高，同时为可重构处理器走向通用计算 和相关的可重构架构设计提供了重要依据。 关键词：可重构处理器， 粗粒度，计算密集型，I/O 密集型，算法映 射 I Research and Design of Coarse-grained Reconfigurable Processor Architecture ABSTRACT With more and more flexible and complex embedded application， traditional GPP and ASIC cannot meet the demand of high performance and flexibility。Reconfigurable processors attract extensive attention for high ratio of performance and efficiency，abundant computing resources and flexible interconnection. This paper models three mainstream coarse-grained reconfigurable architectures and two multi-grained reconfigurable architectures, classifies algorithms into five types：computing intensive type，control intensive type，computing and control intensive type，I/O bound type，data intensive type，and then maps different types of algorithm on different reconfigurable architectures. Performance and adaptability analysis based on simulation results has five parts: hardware utilization, computing time, input and output bandwidth, data arrangement and data reuse rate.This paper proposes a structure of reconfigurable array based on analysis result and reconfigurable processor models, then introduces this structure from six part：reconfigurable cells，interconnection，memory mechanism， configuration mechanism，pipeline，control mechanism. Hardware modeling uses Verilog HDL.Model has passed simulation successfully.Synthesis uses TSMC 90nm process.Clock frequency is 100MHz.Algorithm mapping result shows that