带约束条件的层次型SOC测试规划研究-精密仪器及机械专业论文.docx

摘要 摘要 万方数据 万方数据 摘 要 随着微电子技术的发展，原本需要多个芯片配合实现的复杂系统可以集成到单一 芯片上，系统级芯片（system on chip, SOC）由此而问世。SOC 芯片满足了市场对 小型化的要求，但同时其复杂的内部结构也对芯片测试工作提出了更高的要求。庞大 的测试数据量和过长的测试时间导致测试成本迅速增加，从而使得测试成为 SOC 设计 的一个瓶颈，因此寻求有效的方法降低测试成本成为业界研究的热点。 目前已有的研究中许多测试优化研究都建立在 IP 核处在同一层次的假设上。但 在实际中，大多 SOC 都是层次型的，因此层次型 SOC 的测试结构优化研究具有重要的 现实意义。除此之外，测试功耗等相关约束条件也日益成为实际测试工作必须考虑的 因素。本文研究了基于 IEEE P1500 环的测试包封和基于测试总线的测试访问机制， 将量子进化算法引入到层次型 SOC 的测试结构优化中，并在此基础上加入测试功耗等 约束条件，对 SOC 测试结构优化算法过程中所表现出的特征进行分析，得出参数集与 SOC 测试时间的关系，获取最优参数，以优化后的参数结果作为算法中的参数初始值， 完成数学模型的建立并得到相应的测试集。 由于测试集中无关位的含量比较高，因此本文首先通过共享广播技术来初步压缩 测试集，在此基础上采用交替游程编码方法来进一步压缩测试集，该方法同时考虑测 试集游程当中的“0”和“1”，可以显著减少短游程的数量，最后以国际标准片上系 统芯片电路 ITC’02 SOC Test Benchmark 以及 ISCAS’89 标准电路中的时序电路为 实验对象，以减小 SOC 测试时间和测试数据量为优化目标进行了实验。结果表明，与 启发式算法等相比，量子进化算法能够获得较短的测试时间；与其他压缩编码方法如 FDR 码、Golomb 码相比，本文提出的方法获得了更有效的压缩效果。 关键词：量子进化算法；层次型 SOC；测试功耗；测试数据压缩 I - Abstract With the development of microelectronics technology,complex system which requires many chips to coordinate originally now can be integrated into a single chip,soc (system on a chip)thus came,soc chips can meet the requirements of miniaturization,but at the same time,its complex internal structure set higher requirements to the tests of the chips.Large test data volume and test time has resulted in an increasing cost of test,and then it becomes a major bottleneck of the design of soc,therefore to find a reasonable and effective way to reduce the cost of test becomes a heat issue in the research of this field. In the current study,many studies of the optimization of tests are built on the assumptions that IP core is distributed in the same level. However, in practice, most of all are hierarchical soc,therefore the optimization of test architecture for hierarchical soc has important practical significance.In addition,test power and other related constraints are also becoming an factor that must be taken into practical test account .This paper has made some researches for the test wrapper based on the IEEE P1500 test loop and test acc