数字电子技术基础第五版阎石.pptVIP

2006年 新疆大学信息科学与工程学院 数字电路课题组 第八章 可编程逻辑器件 8.1 概述 8.2 现场可编程逻辑阵列（FPLA） 8.3 可编程阵列逻辑（PAL） 8.4 通用阵列逻辑（GAL） 8.5 可擦除的可编程逻辑器件（EPLD） 8.6 现场可编程门阵列（FPGA） 8.7 PLD的编程（无图） 8.8 在系统可编程逻辑器件（ISP－PLD） 8.1 概 述 图8.1.1 PLD电路中门电路的惯用画法（a）与门 （b）输出恒等于0的与门 （c）或门 （d）互补输出的缓冲器 （e）三态输出的缓冲器 图8.1.1 PLD电路中门电路的惯用画法（a）与门（b）输出恒等于0的与门（c）或门（d）互补输出的缓冲器（e）三态输出的缓冲器 *8.2 现场可编程逻辑阵列（FPLA） 图8.2.1 FPLA的基本电路结构 图8.2.2 FPLA的异或输出结构 图8.2.3 时序逻辑型 FPLA的电路结构 图8.2.2 FPLA的异或输出结构 图8.2.3 时序逻辑型 FPLA的电路结构 8.3可编程阵列逻辑PAL 8.3.1 PAL的基本电路结构 8.3.2 PAL的几种输出电路结构和反馈形式 根据PAL器件输出电路结构和反馈方式不同,可将它们大致分成: 1)专用输出结构. 2)可编程输入/输出结构. 3)寄存器输出结构. 4)异或输出结构, 5)运算选通反馈结构等几种类型 一, 专用输出结构 .由图8.3.1给出的PAL电路就属于这种专用输出结构,它的输出端是一个与或门.在有些PAL器件中,输出端还采用了与或非门结构或者互补输出结构.图8.3.3给出了互补输出的电路结构. 图8.3.3 具有互补输出的专用输出结构 二,可编程输入/输出结构 有些可编程I/O结构的PAL器件中,在与或逻辑阵列的输出和三态缓冲器之间还设置有可编程的异或门,如图8.3.5所示. 三,寄存器输出结构 它在输出三态缓冲器和与-或 逻辑阵列的输出之间串进 了由D触发器组成的寄存器.同时,触发器的状态又经过互补输出的缓冲器反馈到与逻辑阵列的输入端. 五,运算选通反馈结构 在异或输出结构的基础上我们又增加了一组反馈电路. 8.3.3 PAL 的应用举例 图8.3.9 产生16种算术、逻辑运算的编程情况 8.4 通用阵列逻辑GAL 图8.4.1 GAL16V8的电路结构图 图8.4.2 由3个编程单元构成的与门 图8.4.3 GAL16V8编程单元的地址分配 图8.4.4 OLMC的结构框图 图8.4.5 GAL16V8结构控制字的组成 图8.4.6 OLMC5种工作模式下的简化电路（图中NC表示不连接）（a）专用输入模式 （b）专用组合输出模式 （c）反馈组合输出模式 （d）时序电路中的组合输出模式 （e）寄存器输出模式 8.4.3 GAL的输入特性和输出特性 GAL的输出缓冲器电路结构中.它除了具有一般三态输出缓冲器的特点以外,还有两个突出特点 图8.4.8 GAL的输出缓冲器电路 图8.4.9 GAL的静态输出特性（a）输出为高电平时（b）输出为低电平时 ８.５.２　EPLD的与-或逻辑阵列 图8.5.3 与－或逻辑阵列的乘积项共享结构 EPLD的输出电路结构和GAL相似,也采用了可编程的输出逻辑宏单元OLMC.通过编程的方法能将OLMC设置成各种不同的工作状态.而且,由于增加了对OLMC中触发器的预置和置零功能,因而具有更大的使用灵活性. 图8.5.4 AT22V10的OLMC电路结构图 图8.5.5 ATV750的OLMC电路结构图 8.6 现场可编程门阵列（FPGA） 图8.6.1 FPGA的基本结构框图 8.6.2 FPGA的IOB和CLB 图8.6.3 XC2064的IOB电路 图8.6.4 XC2064的CLB电路 8.6.3 FPGA 的互连资源 图8.8.1 ispGAL16z8的电路结构框图 图8.8.2 ispGAL16z8编程操作流程图 图8.8.3 ispLSI1032的电路结构框图 图8.8.4 ispLSI1032的逻辑功能划分框图 图8.8.5 通用逻辑模块（GLB）的电路结构 图8.8.6 GLB的其它几种组态模式（a）高速旁路模式（b）异或逻辑模式（c）单乘积项模式 图8.8.7 输入/输出单元（ IOC ）的电路结构 图8.8.8 IOC的各种组态 图8.8.9 ispLSI器件的编程接口 图8.8.10 ispGDS22的结构框图 图8.8.11