缓冲器电路的vhdl示例程序新.docVIP

【例5-24】 实现74245形式的双向总线缓冲器电路的VHDL示例程序。 （P169） LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY double_buffer_74245 IS PORT ( oe, dir : IN STD_LOGIC ; dataA, dataB : INOUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) ) ; END ENTITY double_buffer_74245 ; ARCHITECTURE behavioral OF double_buffer_74245 IS SIGNAL outA, outB : STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) ; BEGIN instA_74245 : PROCESS ( oe, dir, dataA ) -- 数据从A流向B BEGIN IF ( ( oe = 0 ) AND ( dir = 1 ) ) THEN -- 输出使能信号oe是低电平有效的 outB = dataA ; ELSE outB = ZZZZZZZZ ; END IF ; dataB = outB ; END PROCESS instA_74245 ; instB_74245 : PROCESS ( oe, dir, dataB ) -- 数据从B流向A BEGIN IF ( ( oe = 0 ) AND ( dir = 0 ) ) THEN -- 输出使能信号oe是低电平有效的 outA = dataB ; ELSE outA = ZZZZZZZZ ; END IF ; dataA = outA ; END PROCESS instB_74245 ; END ARCHITECTURE behavioral ; 【例5-25】 半加器电路的VHDL示例程序。 （P171） LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY half_adder IS PORT( dataA, dataB : IN STD_LOGIC ; sum : OUT STD_LOGIC ; carry : OUT STD_LOGIC ) ; END ENTITY half_adder ; ARCHITECTURE dataflow OF half_adder IS BEGIN sum = dataA XOR dataB ; -- 和数满足逻辑异或关系 carry = dataA AND dataB ; -- 进位位满足逻辑与关系 END ARCHITECTURE dataflow ; 【例5-26】 直接根据真值表设计的全加器电路的VHDL示例程序。 （P172） LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY full_adder IS PORT ( dataA, dataB, carryin : IN STD_LOGIC ; sum : OUT STD_LOGIC ; carryout : OUT STD_LOGIC ) ; END ENTITY full_adder ; ARCHITECTURE rtl OF full_adder IS BEGIN sum = dataA XOR dataB XOR carryin ; -- 和数满足逻辑异或关系 carryout = ( dataA AND dataB ) OR ( dataA AND carryin ) OR ( dataB AND carryin ) ; END