静态时序分析(static timing analysis)基础跟运用.pdfVIP

静态时序分析（Static Timing Analysis）基础及应用 ◎陈麒旭 前言 在制程进入深次微米世代之后，芯片（IC）设计的高复杂度及系统单芯片（SOC） 设计方式兴起。此一趋势使得如何确保IC质量成为今日所有设计从业人员不得不面临 之重大课题。静态时序分析（Static Timing Analysis简称STA）经由完整的分析方式 判断IC是否能够在使用者的时序环境下正常工作，对确保IC质量之课题，提供一个不 错的解决方案。然而，对于许多 IC 设计者而言，STA 是个既熟悉却又陌生的名词。本 文将力求以简单叙述及图例说明的方式，对STA的基础概念及其在IC设计流程中的应 用做详尽的介绍。 什么是 STA？ STA的简单定义如下：套用特定的时序模型（Timing Model），针对特定电路分析 其是否违反设计者给定的时序限制（Timing Constraint）。以分析的方式区分，可分 为Path-Based及Block-Based两种。 先来看看Path-Based这种分析方式。如图一所示，信号从A点及B点输入，经由 4 个逻辑闸组成的电路到达输出 Y 点。套用的 Timing Model 标示在各逻辑闸上，对于 所有输入端到输出端都可以找到相对应的延迟时间。而使用者给定的 Timing Constraint为： 1. 信号 A到达电路输入端的时间点为2（AT=2，AT为Arrival Time）。 2. 信号 B到达电路输入端的时间点为5（AT=5）。 3. 信号必须在时间点 10 之前到达输出端 Y（RT=10，RT 为 Required Time）。 现在我们针对P1及P2两条路径（Path）来做分析。P1的起始点为A，信号到达时 间点为2。经过第1个逻辑闸之后，由于此闸有2单位的延迟时间，所以信号到达此闸 输出的时间点为4（2+2）。依此类推，信号经由P1到达输出Y的时间点为7（2+2+3）。 在和上述第三项Timing Constraint比对之后，我们可以得知对P1这个路径而言，时 序（Timing）是满足使用者要求的。 按照同样的方式可以得到信号经由路径B到达输出Y的时间点为11（5+1+3+2）， 照样和上述第三项Timing Constraint比对，我们可以得知对P2这个路径而言，Timing 是不满足使用者要求的。 对图一的设计而言，总共有 6 个信号路径。对于采用 Path-Based 分析方式的 STA 软件来说，它会对这 6 个信号路径作逐一的分析，然后记录下结果。IC 设计者藉由检 视其分析报告的方式来判断所设计的电路是否符合给定的Timing Constraint。由于最 常用来做静态时序分析验证核可（STA Signoff）的 EDA 软件 PrimeTime™ 采用 Path-Based的分析方式，所以本文将以Path-Based的分析方式介绍为主。 再来看看Block-Based的分析方式。此时时序信息（Timing Information）的储存 不再是以路径为单位，而是以电路节点（Node）为单位。由Timing Constraint我们仅 能得知A节点的AT为2，B节点的AT为5以及Y节点的RT为10。Block-Based的分析 方式会找出每个节点的AT和RT，然后比对这两个数值。当RT的值大于AT时表示信号 比Timing Constrain中要求的时间还早到达，如此则Timing是满足的，反之则不满足。 STA 资料准备 在做STA之前，我们必须对其准备工作有充分的了解。STA所需的资料如图三所示， 以下我们分项说明。其中Design Data部分，由于Block Model和STA软件相关性太高， 我们不在此加以说明，请直接参阅您STA软件的使用手册。