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实验九  EDA实验1 实验目的 Max+plusII 10简介 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验步骤 实验完成 电工电子实验中心 电工电子实验中心 1. 掌握软件Max+plusII 10的基本操作方法 2. 学会用Max+plusII 10 将74161接成十二进制计数器 3. 能够用Max+plusII 10 验证实验结果 Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA)。使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用MAX+PLUSII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。设计处理一般在数分钟内内完成。特别是在原理图输入等方面，Maxplus2被公认为是最易使用，人机界面最友善的PLD开发软件，特别适合初学者使用。 1、启动 Max+plusII，创建新项目 双击桌面上的快捷图标，即可进入Max+plusII工作界面。 单击开始菜单，也可进入Max+plusII工作界面。 2、新建图形文件 点击file菜单下的new选项，进入新建文件对话框 新建图形输入文件 新建自定义符号文件 新建文本输入文件，如VHDL 新建波形输入文件 选择第一个选项，创建图形输入文件 2、新建图形文件 在工作区域空白处双击鼠标左键，弹出输入元件对话框。 在symbol Name中直接键入所需集成芯片型号，74161为集成计数器；and2为二输入与门，and3为三输入与门，以此类推；or2为二输入或门，or3为三输入或门，以此类推；not为非门。 输入电源为VCC，输入接地为GND。 输入端和输出端用input和output表示。 2、新建图形文件 不同的输入和输出端应更改他们的端口名，同名的端口被系统认为是接在一起的。 双击端口名，可以更改端口的名称，不接在一起的端口必须采用不同的端口名。 2、新建图形文件 最终画出原理图，并保存 2、新建图形文件 按图示，将文件置顶。 2、新建图形文件 按图示，编译文件。 2、新建图形文件 按图示，编译文件。 点击start，开始编译 编译完成后，若无错误，则编译成功；若报错，则逐个修改错误。 3、利用时序仿真检验逻辑关系 点击file菜单下的new选项，进入新建文件对话框 选择第四个选项，创建波形输入文件 2、利用时序仿真检验逻辑关系 输入输出点名称 当前电平值 时序波形区域 3、利用时序仿真检验逻辑关系 将原理图文件中的所有输入输出节点导入波形文件 在Name列上单击鼠标右键，选择“Enter Nodes from SNF…” 3、利用时序仿真检验逻辑关系 将所有节点导入波形文件 点击List，列出所有节点 点击=，导出所有节点 点击OK，完成节点导入 3、利用时序仿真检验逻辑关系 对输入节点的输入信号进行设置，输出节点信号不需要设置，由电路运行后产生。 界面左侧为常用工具 放大 缩小 输入低电平 输入高电平 输入未知电平 输入时钟脉冲信号 3、利用时序仿真检验逻辑关系 由于本电路中只有CP一个为输入信号，所以只需要设置CP脉冲信号。 在CP列上单击鼠标左键，选中该行； 单击左侧工具列中的输入时钟脉冲信号按钮； 选择适当的起始电平和时钟周期，点击OK即可输入所需的时钟信号。 设置好所有输入信号后，选择保存。 注意，不要改变文件的名称和存储路径。因为该波形文件同前面编辑的图形文件是相互匹配的，故需要相同的文件名称（扩展名不同）和存储路径。 3、利用时序仿真检验逻辑关系 波形文件编辑好后，就可对前面绘制的电路图进行时序模拟仿真，观察其逻辑功能。 单击MAX+plusII菜单下的Simulat