基于SOCEncounter的ASIC芯片后端设计研究-集成电路工程专业论文.docxVIP

学校代码 分 类 号  10701 TN4 学 号 1211122796 密 级 公开  TN82 西安电子科技大学 硕士学位论文 基于SOC Encounter的ASIC芯片后端设计 研究 作者姓名： 领 域： 学位类别： 骆礼厅 集成电路工程 工程硕士  学校导师姓名、职称： 企业导师姓名、职称： 柴常春教授 刘洪涛高工  提交日期： 2014 年 11 月   The Study of ASIC Backend Design Based on SOC Encounter A thesis submitted to XIDIAN UNIVERSITY in partial fulfillment of the requirements for the degree of Master in Integrated Circuit Engineering By Luo Liting Supervisor: Chai Changchun Liu Hongtao November 2014  西安电子科技大学 毕业论文独创性（或创新性）声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 毕业论文与资料若有不实之处，本人承担一切的法律责任。 本人签名： 日 期： 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用毕业论文的规定，即：研究 生在校学习期间论文工作的知识产权单位属西安电子科技大学。学校有权保留送 交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内容， 可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后结合 毕业论文研究课题再撰写的文章一律署名单位为西安电子科技大学。 （保密的论文在解密后遵守此规定） 本论文属于保密，在 年解密后适用本授权书。 本人签名： 导师签名： 日 期： 日 期：    摘要 随着微电子技术高速发展，集成电路已渗透到现代通信，??车电子、医疗和 交通系统领域等人们生活的各个方面。然而，集成电路的发展受到工艺尺寸的缩 小而产生的寄生效应的极大限制，寄生效应引起的信号完整性、动态压降和温度 翻转等非理想效应使得时序收敛因多个变量相互制约而变得愈加复杂。此外，单 个芯片上逻辑门数达到十几亿规模，时钟频率达到 GHz 以上，仅仅靠工艺技术的 提升已难以实现设计的快速收敛，如何缩短芯片设计周期，成为物理设计工程师 面临的巨大挑战之一。物理设计绝不是对后端 EDA 工具的熟练掌握以及使用就可 以完成的，而需要针对具体设计目标特点研发具体设计实现方法才能使设计快速 收敛。本文对逻辑综合，可测性设计，静态时序分析和后端设计进行了详细的研 究，采用 TSMC 0.18um 1P 6M CMOS 工艺来实现 8 位 RISC_MCU 的综合，时序 验证和自动布局布线。本文的主要研究内容和结果如下： 1. 对逻辑综合理论进行了研究。重点讨论逻辑综合约束及工作环境的内容， 概述了多时钟域时序约束的处理方法以及逻辑综合的编译策略和优化方法，完成 8 位 RISC_MCU 的约束添加的编写和工作环境的定义，实现 RISC_MCU 的逻辑综 合并生成门级电路，总结得到网表质量评价原则。使用形式验证技术对综合前后 设计逻辑功能等价性进行了检查。 2. 对可测性设计进行了研究。首先阐述可测性设计理论知识和常见测试方法， 重点讨论基于扫描的可测性设计方法，测试时序与测试测试规则的内容，完成 8 位 RISC_MCU 测试扫描编译并进行故障测试覆盖率检查。分析了两种提高测试覆 盖率的方法，使设计测试覆盖率从初始值 0.46%提高到 99.97%，使得覆盖率提高 到要求范围内并且在设计中插入扫描链。 3. 对静态时序分析进行了研究。首先对静态时序分析的原理进行了阐述，对 常用的寄生参数文件 spef 和标准延时文件进行了比较并阐明了各自用途。对时序 路径的划分与三种时序分模式：单工作条件、bc_wc 和 OCV 进行详细的讨论。重 点阐述了 OCV 时序分析模式和共同路径悲观的内容，采用 CPPR 技术完成布图后 8 位 RISC_MCU 的时序验证工作，时序满足要求。 4. 对物理实现过程进行了研究。简述整个后端设计流程，重点研究了布图规 划的内容及其结果对设计收敛的影响。