2018年超前进位加法器设计实验.docVIP

超前进位加法器设计实验 　　四 川 大 学 计 算 机 学 院、软 件 学 院 　　实 验 报 告 　　学号:姓名: 专业: 班级: 第 周 　　课程计算机组成原理 实验课时 名称 　　实验超前进位加法器设计实验 实验时间 项目 　　实验1. 掌握超前进位加法器的原理及其设计方法。 　　目的 2. 熟悉CPLD应用设计及EDA软件的使用 　　实验TD-CMA实验系统一台，PC机一台 环境 　　1.实验原理: 　　加法器是执行二进制加法运算的逻辑部件，也是CPU运算器的基本逻辑部件(减法可以通 　　过补码相加来实现)。加法器又分半加器和全加器，不考虑低位的进位，只考虑两个二进制数 　　相加，得到和以及向高位进位的加法器叫半加器，而全加器是在半加器的基础上又考虑了低位 　　进来的进位信号。 　　全加器的逻辑表达式为: S=ABCi+ABCi+ABCi+ABCi C0=AB+ACi+BCi 实验 　　内容 　　(算 　　法、 　　程 　　序、 　　步骤 　　和方 　　法) 　　串行加法器运算速度慢，其根本原因是每一位的结果都要依赖于低位的进位，因而可以通 　　过并行进位的方式来提高效率。只要能设计出专门的电路，使得每一位的进位能够并行地 　　产生 　　而与低位的运算情况无关，就能解决这个问题。可以对加法器进位的逻辑表达式做进一步 　　的推 　　导: 　　C0 = 0 　　Ci+1 = AiBi + AiCi + BiCi = AiBi + (Ai + Bi)Ci 　　设 　　gi = AiBi 　　pi = Ai + Bi 　　则有: 　　Ci+1 = gi + piCi 　　= gi + pi(gi-1 + pi-1Ci-1) 　　= gi + pi(gi-1 + pi-1(gi-2 + pi-2Ci-2)) 　　… 　　= gi + pi (gi-1 + pi-1(gi-2 + pi-2(…(g0 + p0C0)…))) = gi + pigi-1 + pipi-1gi-2 + … + pipi-1…p1g0 + pipi-1…p1p0C0 由于 gi、 pi 只和 Ai、 Bi 有关，这样 Ci+1 就只和 Ai、 Ai-1、 …、 A0， Bi、 Bi-1、 …、 　　B0 及 C0 　　有关。所以各位的进位 Ci、 Ci-1、 …、 C1 就可以并行地产生，这种进位就叫超前进位。 　　根据上面的推导，随着加法器位数的增加，越是高位的进位逻辑电路就会越复杂，逻辑器 　　件使用也就越多。事实上我们可以继续推导进位的逻辑表达式，使得某些基本逻辑单元能 　　够复 　　用，且能照顾到进位位的并行产生。 　　定义 　　Gi,j = gi + pigi-1 + pipi-1gi-2 + … + pipi-1…pj+1gj Pi,j = pipi-1…pj+1pj 　　则有 　　Gi,i = gi 　　Pi,i = pi 　　Gi,j = Gi,k + Pi,kGk-1,j 　　Pi,j = Pi,kPk-1,j 　　Ci+1 = Gi,j + Pi,jCj 　　从而可以得到表 1-2-2 所示的算法，该算法为超前进位算法的扩展算法，这里实现的是 　　一个8 位加法器的算法。 　　这样，在超前进位扩展算法的逻辑电路实现中，需要设计两种电路。模块 A 逻辑电路需要 　　完成如下计算逻辑，其原理图如图 1-2-3 所示。 　　Gi,i = AiBi 　　Pi,i = Ai + Bi 　　Si = ABCi + ABCi + ABCi + ABCi 　　模块 B 逻辑电路需要完成如下计算逻辑，其原理图如图 1-2-4 所示。 　　Gi,j = Gi,k + Pi,kGk-1,j 　　Pi,j = Pi,kPk-1,j 　　Ci+1 = Gi,j + Pi,jCj 　　按图 1-2-2 将这两种电路连接起来，就可以得到一个 8 位的超前进位的加法器。 　　(接 　　上) 　　实验 　　内容 　　(算 　　法、 　　程 　　序、 　　步骤 　　和方 　　图 1-2-3 模块 A 原理图 法) 　　图 1-2-4 模块 B 原理图 　　从图中可以看到 Gi,i 和 Pi,i 既参与了每位上进位的计算，又参与了下一级 Gi,i 和 Pi,i 的计算。这样就复用了这些电路，使得需要的总逻辑电路数大大减少。超前进位加法器的运算速度较快，但是，与串行进位加法器相比，逻辑电路比较复杂，使用的逻辑器件较多，这些是为提高运算速度付出的代价。本实验在 CPLD 单元上进行， CPLD 单元由由两大部分组成，一是 LED 显示灯，两组