薛宏熙《数字逻辑设计》chap6.pptVIP

第 6 章 同步时序电路 【课前思考】 【学习指南】 6.1 同步时序电路概述 6.2 同步时序电路的设计 6.3 状态化简 6.4 同步时序电路中的竞争和险象 6.5 算法状态机图 6.6 解题示例 【本章小结】 6.1 同步时序电路概述 时序逻辑电路： 时序电路的输出不仅取决于当前的输入；还与当前的状态有关。 当前状态由此前的状态演变而来。 同步时序电路： 记忆元件由寄存器构成。 寄存器中各触发器被同一个时钟信号 clock 驱动。 时序电路的电路模型 时序电路的数学模型： 有限状态机（FSM） 有限状态机的状态集合表示为： S(1 .. p) = （s1, s2, … si, … sp） （6-1） 将这p个状态编码，保存在状态寄存器y（1..k）中： y（1..k）= （y1, y 2, … y i, … y k） （6-2） 状态个数p和寄存器长度k之间必须满足以下关系： 组合逻辑电路产生激励信号和输出信号： 有限状态机的Moore模型 有限状态机的Mealy模型 Mealy 模型的 输出是当前状态和当前输入的函数。 描述任何时序电路，既可以选用Moore模型，也可以选用Mealy模型 6.2 同步时序电路的设计 — 设计流程 例6.2 输入信号值检测器 模拟波形 可把下述模拟波形看作目标电路应实现的功能： 检测器的Moore型状态迁移图 检测器的Moore型状态迁移表 表6.2 检测器的Mealy型状态迁移图 状态分配（编码） 得到时序电路的最小化状态表之后，应该给每个状态分配一个二值代码，使该二值代码与状态寄存器的状态相对应。 状态分配的要求： 成本较低； 避免险象发生。 成本较低 寄存器长度 k 的选择： 如果优先考虑寄存器的成本，则应使寄存器的长度 k 最短。 在 k 最小的前提下进行编码，可能得到一个成本相对较低、但不一定是最低的方案。 手工设计过于繁琐，不可能做很多方案的比较。 设状态数为 n , 若满足以下关系 则可以达到的 k 最小目的。 本例选择寄存器长度最短的方案，由于n = 4，故 k = 2。 状态编码 状态编码： 为避免险象发生，本例采用格雷码编码： 以编码形式表示的状态表 ： 确定激励函数和输出函数 选择触发器类型： D触发器 由状态表导出激励表 ： 确定激励函数和输出函数（续） 由激励表导出激励函数和输出函数 ： 检测器原理图 由激励函数和输出函数导出原理图： 用VHDL和EDA工具进行设计 根据状态表（表6.2）写出VHDL代码： VHDL代码（续） VHDL代码提交QuartusⅡ 编译 模拟 模拟波形图： 波形图与预期相符 6.3 状态化简 任务：消除冗余状态，使状态总数最小或接近最小，降低电路造价。 类型：完全规定的有限状态机和不完全规定的有限状态机。 状态表中，若次态栏中存在不确定的取值（用?表示）或输出栏中存在不确定的取值（用d表示），则称该有限状态机为不完全规定的有限状态机；否则，是完全规定的有限状态机。 完全规定的有限状态机可看作不完全规定的有限状态机的一种特殊情况 适合于不完全规定的有限状态机的状态化简算法必然也适合于完全规定的有限状态机；反之则不然。 表6.6是一个不完全规定有限状态机的实例。 状态化简（续） 不完全规定有限状态机的实例： 不完全规定的FSM的状态化简 定义6.1 满足下述条件的2个状态称为相容状态对： 输出一致：2个状态的输出在有明确规定的地方取值相同。 次态相容：对于输入信号取值的任一组合，这2个状态的次态相容。 定义6.2 若状态集合S中任意2个状态对都是相容状态对，则S是一个相容类，可以合并为一个状态。 例 6.3 对表6.6所示状态表进行化简： 状态化简实例（例6.3续） — 寻找相容状态对 思路：把不相容状态对排除之后，剩余的必然都是相容状态对。 Step1 创建一个隐含表, 表示状态对的全集合: 把所有状态（s1, s2, s3, s4, s5）按序排列; 水平方向:自左向右地安排每一个状态但缺少最后一个状态（本例缺少s5）； 垂直方向: 自上向下地安排每一个状态但缺少第1个状态（本例缺少s1）。 状态化简实例（例6.3续） — 寻找相容状态